AMBA协议介绍（3）——AXI协议
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AMBA协议介绍（1）——APB协议
AMBA协议介绍（2）——AHB协议
AMBA协议介绍（3）——AXI协议
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前言
一、V3.0什么是AXI协议？
二、AXI协议的传输通道与机制
1.AXI的五个通道
2.AXI的握手机制
3、AXI读操作
4、AXI写操作
总结
前言
AXI是一种总线协议，该协议是ARM公司提出的AMBA3.0中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。AMBA4.0将其修改升级为AXI4.0。
AMBA4.0 包括AXI4.0、AXI4.0-lite、ACE4.0、AXI4.0-stream。
AXI4.0-lite是AXI的简化版本，ACE4.0 是AXI缓存一致性扩展接口，AXI4.0-stream是ARM公司和Xilinx公司一起提出，主要用在FPGA进行以数据为主导的大量数据的传输应用。
AXI协议是基于burst的传输，并且定义了5个独立的传输通道：读地址通道、读数据通道、写地址通道、写数据通道、写响应通道。
地址通道携带控制消息，用于描述被传输的数据属性；数据传输使用写通道来实现master到slave的传输，slave使用写响应通道来完成一次写传输；读通道用来实现数据从slave到master的传输。
由若干master设备和slave设备通过一些形式的interconnect组成的典型的系统如下图所示，AXI总线即可作为其中的Interface，实现数据通信。
一、V3.0什么是AXI协议？
V3.0 AXI（Advanced eXtensible Interface）是一种总线协议，该协议是ARM公司提出的AMBA（Advanced Microcontroller Bus Architecture）3.0协议中最重要的部分。
- 高性能、高带宽、低延迟的片内总线
- 地址/控制和数据相位是分离的，分离的读写数据通道。控制和数据通道分离，就可以不等需要的操作完成，就发出下一个操作，流水线操作，数据吞吐量增加达到提速的作用。
- 单向通道体系结构，使得片上信息流只是以单方向传输，减少了延时，更小的面积，更低的功耗，获得优异的性能。
二、AXI协议的传输通道与机制
1.AXI的五个通道
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- 读地址通道，包含ARVALID, ARADDR, ARREADY信号；
- 写地址通道，包含AWVALID，AWADDR, AWREADY信号；
- 读数据通道，包含RVALID, RDATA, RREADY, RRESP信号；
- 写数据通道，包含WVALID, WDATA，WSTRB, WREADY信号；
- 写应答通道，包含BVALID, BRESP, BREADY信号；
- 还有一个全局系统通道，包含：ACLK，ARESETN信号；
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ACLK为axi总线时钟，ARESETN是axi总线复位信号，低电平有效；读写数据与读写地址类信号宽度都为32bit；READY与VALID是对应的通道握手信号；WSTRB信号为1的bit对应WDATA有效数据字节，WSTRB宽度是32bit/8=4bit；BRESP与RRESP分别为写回应信号，读回应信号，宽度都为2bit，‘h0代表成功，其他为错误。
2.AXI的握手机制
每个channel内的valid和ready之间没有严格的先后顺序，但是channel间的valid和ready信号有依赖关系。对于读操作，spec要求读data必须出现在读addr之后，因此读操作的两个channel之间存在如下的依赖关系，即必须等到ARVALID的ARREADY同时为High后，RVALID才能拉高。
对于写操作，addr和data两个channel之间不存在依赖关系，但是只能等最后一次transfer结束后，才能拉高BVALID。从下图中看不出AWVLAID, AWREAY与BVALID之间的关系，但是，隐含条件是slave只有接收到addr和data后，才能做出响应，因此AWAVLID， AWREADY为High，且最后一次transfer结束后才能拉高BVALID.
3、AXI读操作
顺序为主与从进行读地址通道握手并传输地址内容，然后在读数据通道握手并传输所读内容以及读取操作的回应，时钟上升沿有效。
4、AXI写操作
⭐以写为例，会出现写数据比写地址先到达slave的现象，原因如下：假如AWREADY和WREADY被slave提前拉高了，虽然master那边肯定是先发地址再发数据，但是master会误以为slave能够立即接收地址，所以地址发送完立即发送数据，但是地址通道和数据通道是分开的，axi允许单独对各个通道进行优化，所以，如果地址通道被插入了多个reg，那么就会造成延时，可能出现数据先被slave收到。
⭐AXI master和slave，它们可以通过AXI interconnect连接，不同的master发出的id可能相同，但是经过AXI interconnect处理后会变得唯一，所以自己开发AXI interconnect也要注意这个问题。同一个master发出的id可以相同也可以不同，相同的id数据传输必须按照先后顺序否则会出现错误，不能乱序和交叉。AXI 支持ID方式，这也是该总线效率较高的一个原因。
⭐AXI支持out-standing或者multi-issue(即当前传输没结束就发起下一个传输)乱序和交叉传输，依靠ID进行区分。这也是AXI总线协议效率较高的一个原因。
⭐cachalbe和 bufferable的概念比较复杂，具体可以看看ARM cache相关文档。简单说，这两个概念都是围绕master访问的slave的请求来说的。例如该请求时cacheable的写话，那么实际的写数据不一定更新了主存内容，可以只更新了cache，以后再通过write back方式更新；bufferable也类似，如果是写，那么写数据响应返回给master时，实际写数据不一定到达了slave设备。这个写数据可能被buffer了，而时间未知。如果不是bufferable则写响应反映了slave实际接收到数据的时刻。说的比较笼统，具体可以参考相应文档。
⭐低功耗的理解（参考）：AXI的低功耗接口本身也是数据传输协议的扩展。它针对自身具有低功耗处理的设备和自身不具有低功耗处理的设备都是通用的。
AXI低功耗控制接口包括两类信号：
设备给出表示当前时钟是否可以被gated的信号。外设使用CACTIVE信号表明它希望时钟，时钟控制模块必须马上给设置时钟。
对于系统时钟控制模块，提供可以进入或退出低功耗状态的握手信号。CSYSREQ表明了系统请求设备进入低功耗状态，而设备使用CSYSACK信号来握手低功耗状态请求和退出。
在CSYSREQ和CSYSACK信号为高的时候，也就是T1时刻之前，设备处于正常状态。在T1时刻，系统拉低了CSYSREQ信号，在T2时刻，外设 拉低CSYSACK信号。在T3时刻系统拉高CSYSREQ表示系统要求设备从低功耗状态退出。T4时刻设备握手拉高CSYSACK表明已经退出。在握手 中，CACTIVE可以作为拒绝或者同意的标志。下图中CATIVE一直拉高，来表示当前不接受这种低功耗的请求，而不是依靠ACK信号。可以看出，ACK 信号只是表示状态迁移的完整性，而对于是否进入低功耗状态，需要CACTIVE信号表示。同时该信号也表示了设备在低功耗状态需要退出。
在系统层面的操作：
有两种方法进行设备的低功耗控制。
第一种是系统不断的轮询设备，一旦某个设备可以进入低功耗状态，就把相应的CATIVE 拉低，然后把CSYSACK信号拉低。这样做的效率不是很高，系统并不知道哪个设备已经可以提前进入低功耗状态，而是简单的按照时间进行查询，并不能精确 的控制。这一种方案主要强调系统与设备的强耦合性。只有系统需要的时候才开始轮询，系统不需要，就不能进入低功耗模式。
第二种方法是系统被动接受设备发出来的CATIVE，然后开始低功耗处理流程。这样可以提高效率。但是可能系统由于预测到马上需要使用该device，不发起低功耗请求。值得注意的是，两种低功耗管理是可以混合使用的。
总结
AXI的性能
AXI总线是一种多通道传输总线，将地址、读数据、写数据、握手信号在不同的通道中发送，不同的访问之间顺序可以打乱，用BUSID来表示各个访问的归属。主设备在没有得到返回数据的情况下可发出多个读写操作。读回的数据顺序可以被打乱，同时还支持非对齐数据访问。
AXI总线还定义了在进出低功耗节电模式前后的握手协议。规定如何通知进入低功耗模式，何时关断时钟，何时开启时钟，如何退出低功耗模式。这使得所有IP在进行功耗控制的设计时，有据可依，容易集成在统一的系统中。
AXI的特点
单向通道体系结构-信息流只以单方向传输，简化时钟域间的桥接，减少门数量。当信号经过复杂的片上系统时，减少延时。
支持多项数据交换-通过并行执行猝发操作，极大地提高了数据吞吐能力，可在更短的时间内完成任务，在满足高性能要求的同时，又减少了功耗。
独立的地址和数据通道-地址和数据通道分开，能对每一个通道进行单独优化，可以根据需要控制时序通道，将时钟频率提到最高，并将延时降到最低。
增强的灵活性-AXI技术拥有对称的主从接口，无论在点对点或在多层系统中，都能十分方便地使用AXI技术。