LEEE@FPGA
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Xilinx IP 10 Gigabit Ethernet Subsystem IP接口说明

Transmit AXI4-Stream Interface

  .s_axis_tx_tdata(s_axis_tx_tdata),                // input wire [63 : 0] s_axis_tx_tdata
  .s_axis_tx_tkeep(s_axis_tx_tkeep),                // input wire [7 : 0] s_axis_tx_tkeep
  .s_axis_tx_tlast(s_axis_tx_tlast),                // input wire s_axis_tx_t

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按字母分类： ABCDEFGHIJKLMNOPQRSTUVWXYZ其他