Verilog设计：器件控制

① 器件的官司官网（在谷歌搜可以较快找到）找到器件手册，确定接口引脚数目

② 根据手册中的接口时序确定数据的读写变化沿（结合时序图的参数解释来确定，如：根据tsu和th的描述是基于时钟上升沿还是下降沿来描述加以确定），用altium designer 画出具体的时序图，以便veriog设计。

③ 根据altium画出的时序图，基于线性序列机/状态机来设计程序。

④ 找到器件的从机仿真模型，进行verilog逻辑验证。

仿真模型可以从器件的官网，找到对应型号的器件，进行下载（包括器件手册和仿真模型），直接看芯片是哪个公司的，到该公司官网找，不直接百度芯片型号，如图：

⑤ 在modelsim仿真中，验证是否满足器件手册中的一些时序参数的限制，以及功能是否实现。

⑥ 烧录进开发板中，用signaltap抓取波形，进行板级验证。