verilog语言学习

1. 时延

2. 一位全加器设计：三种建模方式

实际的设计中往往是这三种设计模式的混合

3.

4. 

5. 

6. 

7. 建立模型时信号的连接（重点）

8. initial语句

9. always语句

在always中不能同时判断同一个信号的上升沿（posedge）和下降沿(negedge),这是语法错误。

10. 阻塞语句和非阻塞语句（重点），要理清输出信号的逻辑关系

心得：

1、always模块内部的语句，非阻塞（<=) 语句是并发执行的，阻塞语句是顺序执行的。

2、在电平敏感的always块内使用阻塞语句（=）赋值，在边沿敏感的always块内使用非阻塞（<=) 语句赋值。

11.

12. 顺序执行和并发执行的例子