【紫光同创国产FPGA教程】【PGL50H第八章】PCIE 通信测试实验例程

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适用于板卡型号：

紫光同创PGL50H开发平台（盘古50K）

一：盘古50K开发板（紫光同创PGL50H开发平台）简介

盘古50K开发板（紫光同创Logos系列PGL50H关键特性评估板）采用核心板+扩展板的结构，并使用高速板对板连接器进行连接。

核心板由 FPGA+2 颗 DDR3+Flash+电源及复位构成，承担 FPGA 的最小系统运行及高速数据处理和存储的功能。FPGA 选用紫光同创 40nm 工艺的 FPGA（logos 系列：PGL50H-6IFBG484）。PGL50H 和 DDR3 之间的数据交互时钟频率最高到 400MHz，2 颗 DDR3 的数据位宽为 32bit，总数据带宽最高 25600（800×32）Mbps，充分满足高速多路数据存储的需求。

PGL50HFPGA带有4路HSST高速收发器，每路速度高达 6.375Gb/s，适合用于光纤通信和PCIe数据通信；电源采用多颗 EZ8303（艾诺）产生不同的电源电压。底板为核心板扩展丰富的外围接口, 预留 HDMI 收发接口用于图像验证及处理；预留的光纤接口、10/100/1000M 以太网接口，PCIE 接口，方便各类高速通信系统验证；预留一个 40pin 的 IO 扩展连接器，方便用户在开发平台基础上验证模块电路功能。
 

二、实验目的

PC 端可通过 PCIe 识别到 MES50HP 开发板。

三、 PCIE 简介

PCIE IP 符合 PCI Express® Base Specification Revision 2.1[8]协议和 PHY Interface for the PCI ExpressTM Architecture Version 2.00[12]（数据通路扩展为 32 bits）协议。

 

四、实验设计  

安装 PCIE IP 核

PDS 安装后，需手动添加 PCIE IP，请按以下步骤完成：

（1）PCIE IP 文件：6_IP_setup_packet\PCIE

（2）IP 安装步骤：1_Demo_document\工具使用篇\03_IP 核安装与查看用户指南

 

PCIE 参考设计例程

1.打开 PDS 软件，新建工程 pcie_test，点开如下图标，打开 IP Compiler；

2.选择 PCIE IP，取名，然后点击 Customize；

 

3.在 PCIE 设置界面中：根据开发板配置 lane 数，可选 X1 或 X2，可选 Gen1、Gen2，参考 时钟选择 refclk1（硬件上已固定），可参考下图：

 

4. 其他设置可保持默认，点击 Generate 生成 PCIE IP；：

 

5.关闭本工程，按此路径打开 Example 工程： 2_Demo\11_pcie_test\ipcore\pcie_test\pnr\example_design

 

6.按照开发板管脚，修改相关管脚约束：

 

7.可按以下方式查看 IP 核的用户指南，了解 Example 模块组成；

 

五、实验现象  

注：例程位置:2_Demo\09_pcie_test\ipcore\pcie_test\pnr\example_design 将程序固化到 flash 内，把开发板插入电脑 PCIE 卡槽，连接电源，将电源开关打开，电 脑开机。打开设备管理器，可识别到 PCIE 设备。