Xilinx DDR3 —— MIG IP核的配置（APP接口）

1. 打开IP Catalog然后搜索mig，如下图所示：

2. 如下图所示，首先是确认工程的信息，主要是芯片信息和编译环境的信息，如果没什么问题，直接点击“Next”。

3. 如下图所示，选择“Create Design”，在“Component Name”一栏设置该 IP 元件的名称，这里取默认软件的名称，再往下选择控制器数量，默认为“1”即可。当设为2时就代表驱动两个DDR。最后关于 AXI4 接口，因为本工程不去使用AXI4 接口，所以不勾选。配置完成点击“Next”。


4. 如下图所示，该页主要是选择可以兼容的芯片，本工程默认不勾选，即不需要兼容其他的 FPGA芯片。配置完成点击“Next”。

5. 如下图所示，因为我们要用 DDR3 芯片，所以选择第一个选项“DDR3 SDRAM”，配置完成后点击“Next”。

6. 如下图所示，从这页开始，就开始正式配置MIG IP 核的各个参数了。

1. Clock Period：DDR3 物理芯片使用的运行时钟，ddr芯片会以这个时钟采数据。这个参数的范围和 FPGA 的芯片类型以及具体类型的速度等级有关。我这里选择2500ps，对应 400M，因为双沿采样，所以为800M数据速率。注意这个时钟是 MIG IP 核产生，并输出给 DDR3物理芯片使用的，该时钟与DDR3 芯片具体的运行带宽相关。若DDR3 芯片的数据位宽总共为16位，则由于双沿触发的影响，运行带宽可达到12.8Gb/s(