北京革新创展科技有限公司-BICE-EDA数字逻辑电路设计实验（实验1.1 半加器）

实验1.1 半加器
一、实验准备
该实验需要用到北京革新创展科技有限公司B-ICE-EDA/SOPC实验箱主板上LED指示灯，SW1-SW8组开关。请把控制拨码开关模块 LCD_ALONE_CTRL_SW 中开关VLPO拨置于下为低电平，可以使用LED1～LED8；SW1-SW8已经固定连接到实验平台中的FPGA_CON1和FPGA_CON2处，不需要用户设置。
请把控制拨码开关模块CTRL_SW中开关SEL1， SEL2拨置于下逻辑电平为00，使DP9数码管显示1 。

二、实验目的
1、学习使用QuartusII软件进行半加器设计；
2、熟悉QuartusⅡ软件的相关操作，掌握数字电路设计的基本流程；
3、介绍QuartusⅡ软件，掌握基本的设计思想，软件环境的参数配置，仿真，管脚分配，下载等基本操作。
4、熟悉北京革新创展科技有限公司B-ICE-EDA/SOPC实验箱及其核心板硬件环境。

三、实验原理
半加器和全加器是算术运算电路中的基本单元，它们是完成1位二进制数相加的一种组合逻辑电路。两个1位二进制的加法运算如下表所示，其中Ｓ表示和，数Ｃ表示进位数。由表中逻辑关系可见，半加器这种加法运算只考虑了两个加数本身，而没有考虑由低位来的进位，所以称为半加。半加器就是实现下面这个真值表关系的电路。

四、实验内容
1、使用Verilog语言设计一个一位半加器，仿真出结果并分析。
2、用QuartusII软件进行编译、仿真、下载到北京革新创展科技有限公司B-ICE-EDA/SOPC实验平台上进行验证。

五、设计原理框图
详情参考北京革新创展科技有限公司B-ICE-EDA/SOPC实验箱实验指导书及demo资源。

六、引脚分配情况
下表为北京革新创展科技有限公司B-ICE-EDA/SOPC-IEELS Platform开发实验平台引脚分配表（核心板5CE系列）：
设计端口 芯片引脚 开发平台模块
A M16 SW1
B R19 SW2
S E9 LED2
CO C10 LED1
实验步骤：
1、按照实验准备将相应的跳线连接好，调节拨码开关选择对应的模块；
2、找到本次试验的源程序，打开工程，将程序下载到实验平台上；
3、拨动SW1-SW2输入被加数和加数，观察LED的显示结果是否正确。
注：LED灯亮表示1，灭表示为0。

七、结果分析
在Modelsim下得到的实验仿真波形图上图的仿真结果涵盖了几种情况，从中可以看出：0+0=0，进位为0，1+0=1，进位为0，1+1=0，进位为1。

八、Verilog源程序代码
详情参考北京革新创展科技有限公司B-ICE-EDA/SOPC实验箱实验指导书及demo资源。