Cadence Sigrity仿真入门4 -- DDR SI仿真

DDR仿真用的是SPEED2000，在DDR仿真前可以先补充SPEED2000的时域波形仿真和IBIS仿真基础，我们以DDR内存条为例，进行简单的DDR SI仿真。

1. Cadence17.2的SPPED2000在Generator里

2. 点击Generator后会选择license，这里注意要全选，否则后面DDR仿真会报spd error

3. 选择DDR Simulaion，点击“load layout file”，选择layout文件，支持brd文件，这里以cadence的内存条模板学习。

4. 选择enable DDR Simulation Mode，点击set up components and bus group，这里cadence的模板是一个内存条，所以控制芯片端为金手指接口，选择J1。

5. 点击下一步，选择内存，这里U0-U7都是内存颗粒。

6. 点击下一步选择串联电阻，不用管，下一步，选择power，这里VDD/VTT/GND都勾上，点击下一步

7. 选择power source VRM，cadence的内存条已经定义了一个VRM，Vsource和Vterm，等于我们板上的DCDC，点击右边会出现带有Editor含义的E，点击E，编辑电压为1.5和0.75，点击下一步。

8. 设置BUS group，设置A0~A15为地址信号，命名为ADDR

9. 设置CLK

10. 设置DATA

11. 下一步直到仿真信号预览，检查下是不是对的，点击完成。

12. 在右侧会出现BUD Tree，设置Bus tree，右键J1，点击“connect IBIS”，或者点击左边的“set up controller model”

13. 对U0同样操作，定义完IBIS后，使用copy IBIS to

14. 设置完IBIS模型后，选择左侧“select Bus groups for simulation”，设置仿真类型为写，等级为2（考虑耦合因素），速度为1.333GHz，仿真时间为40ns

15. 设置仿真激励码型，这里需要用到Agilent的码型生成工具，官网有下载，选择PRBS7码型

16. 将PRBS7码型粘贴到地址仿真码型中，和数据除了TQS的码型中，注意后面的两个点不能删除，2个点代表循环。设置完成，点击下方的 save analysis options

17. 至此，DDR仿真参数设置完成，file -save as，保存一下，然后点击开始仿真，大约需要1~3分钟

18. 查看仿真结果，可以看CLK/DATA/TQS等波形，可以看到波形高频分量损耗和反射串扰造成的波形失真，等等很多信息。（感觉仿的不对，但是仿了5遍了都是这样）

学自网易云课堂十四《Sigrity仿真实例》

资料链接

链接：https://pan.baidu.com/s/1b_tc8rA37gPUo2v7h0fPiw

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