「HDLBits题解」Wire decl

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码 以提供参考 各位可同时参考我的代码和官方题解代码 或许会有所收益

题目链接：Wire decl - HDLBits

`default_nettype none
module top_module(
    input a,
    input b,
    input c,
    input d,
    output out,
    output out_n   ); 
    wire x, y, z ; 
    
    assign {x, y} = {a & b, c & d} ; 
    assign z = x | y ; 
    assign {out, out_n} = {z, ~z} ;

endmodule