「HDLBits题解」Vectorr

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码 以提供参考 各位可同时参考我的代码和官方题解代码 或许会有所收益

题目链接：Vectorr - HDLBits

module top_module( 
    input [7:0] in,
    output [7:0] out
);
    assign out = {in[0], in[1], in[2], in[3], in[4], in[5], in[6], in[7]} ;
endmodule

module top_module( 
    input [7:0] in,
    output [7:0] out
);
    always @(*) begin	
		for (int i=0; i<8; i++)	// int is a SystemVerilog type. Use integer for pure Verilog.
			out[i] = in[8-i-1];
	end
endmodule

module top_module( 
    input [7:0] in,
    output [7:0] out
);
    generate
		genvar i;
        for (i=0; i<8; i = i+1) begin : G1 // Must have a name
			assign out[i] = in[8-i-1];
		end
	endgenerate
endmodule