「HDLBits题解」Module shift8

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码 以提供参考 各位可同时参考我的代码和官方题解代码 或许会有所收益

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module top_module ( 
    input clk, 
    input [7:0] d, 
    input [1:0] sel, 
    output [7:0] q 
);
    wire [7:0] d1, d2, d3 ; 
    reg [7:0] temp ;
    
    my_dff8 u1(clk, d, d1) ;
    my_dff8 u2(clk, d1, d2) ;
    my_dff8 u3(clk, d2, d3) ;
    
    always @ (*) begin 
        case (sel) 
            3 : temp <= d3 ; 
            2 : temp <= d2 ; 
            1 : temp <= d1 ; 
            0 : temp <= d ; 
            default : temp <= d ;
        endcase
    end
    
    assign q = temp ;

endmodule