「HDLBits题解」Always casez

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码 以提供参考 各位可同时参考我的代码和官方题解代码 或许会有所收益

题目链接：Always casez - HDLBits

// synthesis verilog_input_version verilog_2001
module top_module (
    input [7:0] in,
    output reg [2:0] pos );

    always @(*) begin
        casez (in[7:0]) 
            8'bzzzzzzz1 : pos <= 0 ; 
            8'bzzzzzz10 : pos <= 1 ; 
            8'bzzzzz100 : pos <= 2 ; 
            8'bzzzz1000 : pos <= 3 ; 
            8'bzzz10000 : pos <= 4 ; 
            8'bzz100000 : pos <= 5 ; 
            8'bz1000000 : pos <= 6 ; 
            8'b10000000 : pos <= 7 ; 
            default : pos <= 0 ; 
        endcase
    end

endmodule