牛客Verilog刷题__01 四选一多路选择器

牛客Verilog刷题__01 四选一多路选择器

1 题目概述

描述

制作一个四选一的多路选择器，要求输出定义上为线网类型

状态转换：

d0 11
d1 10
d2 01
d3 00

信号示意图：

输入描述：

输入信号 d1,d2,d3,d4 sel
类型 wire

输出描述：

输出信号 mux_out
类型 wire

2 题解

有两种方法可解：

解法1

always块内赋值，使用case语句或者if…else语句。（if_else 太繁琐 我就不展开讲了）

​ 注意：always块内赋值，一定要把变量声明为reg寄存器类型

`timescale 1ns/1ns
module mux4_1(
input [1:0]d1,d2,d3,d0,
input [1:0]sel,
output [1:0]mux_out
);
//*************code***********//
    // 1. case ，always @ (*) always @ (sel, d0, d1, d2, d3)
    // 2. begin...end, reg类型变量 <=， <

    reg [1:0] mux_out_reg;
always @ (*)
begin
    case(sel)
    2'b00:mux_out_reg = d3;
    2'b01:mux_out_reg = d2;
    2'b10:mux_out_reg = d1;
    2'b11:mux_out_reg = d0;
    default : mux_out_reg = d0;
    endcase
end 
    
assign mux_out = mux_out_reg;

//*************code***********//
endmodule

吐槽： 牛客的刷题网站还是没有HDLbits成熟，竟然报了运行超时的错误，实际上这段代码是完全没问题的。

解法2

用assign赋值，使用?:三目运算符 一行搞定

 assign mux_out =   (sel == 2'b00) ? d3 : ((sel==2'b01)?d2:((sel==2'b10)?d1:d0));