旁路（输入）和去耦（电源和输出）
目录
1，旁路电容和去耦电容基础知识
2，旁路和去耦的区别
3，啥叫旁路电容？啥叫去耦？可以不再争论了吗
1. 旁路和去耦
2. 电源旁路和去耦电路例子
3. 理论和实践的距离
4，关于退耦电容引发的思考
5，旁路电容和去耦电容区别和联系
6、EMC整改知识之：什么是旁路？什么是退耦？
1关于滤波、去耦、旁路电容作用及其原理
2退耦原理：（去耦即退耦）
3首先就我的理解介绍两个常用的简单概念
4电容的频率特性
7、大电容为什么虑低频，小电容为什么又虑高频?
8、去耦电容的工作原理，特性，选型与布局设计
1.什么是去耦以及为什么要去耦？
2.为什么电容可以去耦?
3.理想电容和实际电容的特性
4.去耦电容的选型——容值及自谐振频率
5.去耦电容的放置要求
1，旁路电容和去耦电容基础知识
旁路电容和去耦电容基础知识-电子发烧友网
2，旁路和去耦的区别
旁路和去耦的区别你知道吗？_电容
那先来帮大家缕一缕，网上的主要解答，看看是不是有什么可以借鉴和思考的地方。当然，这只是我们的一家之言，扛精退散：
解答一
点评：接下来，还有类似下面的图片来对上述文字进行补充说明：
那是不是有图就有真相了呢？虽然这种说法可能很容易被大多数工程师所接受，但是，从电容所处位置不同来说明去耦电容与旁路电容的区别还是很勉强的，甚至有点搞笑！小编是很不赞同这种解读的。
解答二
点评：虽然这个信息算是比较中肯的，但其实仍然没有明确指出两者的区别在哪里。那旁路电容与去耦电容有区别吗？当然是有的，而且区别很大。
解答三
点评：对于这个解读，小编真的不知道他在说什么，感觉就是东抄一点西抄一点。谁说去耦电容一般都很大的，100nF的去耦电容不是很常用的吗？又是谁说旁路电容是针对高频来用的？
那现在大家的头是不是都快被绕晕了！小编也不卖关子了，客官您往下看！
3合理解释
1 .两者的区别与联系很简单，就一句话： 去耦就是旁路，旁路不一定是去耦！
我们经常提到时去耦、耦合、滤波等说法，是从电容器在电路中所发挥的具体功能的角度去称呼的，这些称呼属于同一个概念层次，而旁路则只是一种途径，一种手段，一种方法。
比如，我们可以这么说：电容器通过将高频信号旁路到地而实现去耦作用。因此，数字芯片电源引脚旁边100nF的小电容，你可以称之为去耦电容，也可以称之为旁路电容，都是没有错的，如果你要强调的是去耦作用，则应该称其为去耦电容，有些日本厂家的数据手册比较讲究，文中讲的是去耦电路，就会以“旁路（去耦）电容器”来表示。
2.旁路与去耦是不是同一个层面的概念，相当于水果与苹果的区别，如下图所示：
因此，由于概念层次的不同，在实际称呼中有交叉使用的现象也是正常的，当然，也有一些约定俗成或传统的称呼方法。
3 .实际电路分析：
（1）如下图所示FPGA芯片附近的100nF小电容：
分析：对于数字电路中的100nF小电容，你可以认为它是旁路电容，也可以认为是去耦电容，甚至可以认为是耦合电容（将噪声耦合到地了），只不过很少有人这么称呼。
（2）电源滤波电路如下图所示的：
分析：对于1000uF的大电容C2，你可以认为它是滤波电容，也可以认为它是旁路电容，它通过将低频扰动旁路到地而达到滤波的目的。
（3）电容三点式振荡电路如下图所示：
分析：一般认为上图中C3是旁路电路，而C4是耦合电容，但你也可以认为C3是耦合电容，它利用“隔直通交”的特点将三点式网络正反馈信号耦合到Q1的基极，只不过更多人将其称为旁路电容，但你不能说C4是旁路电容，既然是旁路，肯定得有旁路的对象，C4只能称为耦合电容，不能称为旁路电容。
4总结
旁路电容和去偶电容我们在设计中经常用，希望本文能够加深大家对他们的理解，简单问题知其根本才能更好的掌握它们。
3，啥叫旁路电容？啥叫去耦？可以不再争论了吗
1. 旁路和去耦
先谈两个比较重要的概念：旁路电容(Bypass Capacitor)，去耦电容(Decoupling Capacitor)。
只要是设计过硬件电路的同学肯定对这两个词不陌生，但真正理解这两个概念的可能并不多。我刚毕业时就问过我的师傅，为什么总是在电路里摆两个 0.1uF 和 0.01uF 的电容。当时我的师傅比我年龄大很多。他很遗憾的看着我说："噢，不都是这样设计吗？" 于是，我被这个小问题，继续折磨了很多年。你要知道当年互联网还不普及，某歌某度还不知道在哪儿呢。
直到我的年龄比我师傅当年大，我对这两个词儿的理解才慢慢深入了一些。可是我发现现在的年轻人跟我们当年困惑一样多。网上一搜资料一大堆，可是你会发现错误的和正确的一样多。甚至有的专门往岔路上带的。前几年的莆田系不就是这么干的么？(是不是有点儿地域歧视？Forgive me then!)
理解英文翻译过来的词汇一定要回到英文，只盯着 "旁路"，"去耦"这两个词瞎琢磨可能会走火入魔。
Bypass
pass 是通过的意思，by pass 从靠近的地方，从旁边通过。大路不走走小路，主路不走走辅路。
Decoupling
Couple 一对，一双。动词引申为配对，连接的意思。如果系统A中出现的事物(信号)引起了系统B中一事物(信号)的出现，或者反过来，那么我们就说系统A与系统B出现了耦合(Coupling)。
De coupling 即减弱这种耦合。
2. 电源旁路和去耦电路例子
下面我们看一个例子，直流电源 (Power) 给芯片 (IC) 供电。
a. 如果电源受到了干扰 (可能通过220V市电进入电源系统，一般为频率比较高的信号)，那么干扰信号会通过Power 和IC之间的电源线传导到IC，如果干扰过强可能导致IC芯片不能正常工作。现在我们在靠近电源输出的位置加入一个电容C1，因为电容对直流呈开路，对交流呈低阻，频率较高的干扰信号通过C1回流到地。本来会从IC走的干扰信号此时绕过IC直接到地了，所以我们称C1为旁路电容 (Bypass Capacitor)，即把IC旁路掉了。
b. 现在的集成电路工作频率一般比较高。当IC瞬间启动，或切换工作频率时，会在供电导线上造成较大的电流波动。这种波动沿着导线反向传导到电源后，会造成电源的波动。即IC 的波动耦合到了电源。当在贴近IC的电源端口VCC放置一个电容C2后，我们知道电容有储能的作用，可以给IC提供瞬时电流，减弱了IC 电流波动向电源的传导。所以我们称C2为去耦电容。
当然我们会发现旁路电容C1同时也有去耦的作用，去耦电容 C2同时也有旁路的作用。所以什么事情都不能绝对化。
3. 理论和实践的距离
回到我们开始那个令人困惑的问题。我们知道电容阻抗计算公式：
阻抗 Z=1/jωC
容抗 Xc=1/ωC=1/2πfC
容抗与频率和电容值成反比，电容越大，频率越高则容抗越小。那么0.1uF的电容容抗比0.01uF的小10倍。对某一频率的干扰信号来说，如果能被容抗大的0.01uF的旁路掉，那么应该更容易通过容抗更小的0.1uF的电容旁路。那多加一个0.01uF的电容不是有点儿浪费吗？
我发现不少同学都产生过类似这种困惑，特别是从学校毕业不久的时候。这可以引出一个比较大的问题：我们学校里的课程和实际脱节比较严重。考试的时候可以演算出登陆火星的路径，现实里往往被一个小问题绊倒。当年有个工作都快退休了的老同志，也深受其害，和人争论地线上到底有没有电流！他的理论依据就是地线上电压为零，I=V/R=0/R=0。我们学校里就一直是这么教的，好吧。
马克思主义再正确，也要和社会实践相结合不是。我们理解现实的一大武器就是：不要把现实世界中的东西理想化。
现实中的电容由于引线，介质的非理想性，在一个电容器件中存在电感特性，电阻特性。对于一个特定的电容，当频率低于某个值时元件呈容性，当频率高于此频率时原件呈感性。这个频率为此电容的自谐振频率。
当我们用一个0.1uF 和一个0.01uF 的电容并联时，相当于拓宽了滤波频率范围。
(此图片使用 Murata 公司提供的 Simsurfing 工具生成）
4，关于退耦电容引发的思考
关于退耦电容引发的思考 - 技术文库 - 电子发烧友网
5，旁路电容和去耦电容区别和联系
什么是旁路电容？什么是去耦电容？它们有什么区别和联系？
6、EMC整改知识之：什么是旁路？什么是退耦？
1关于滤波、去耦、旁路电容作用及其原理
从电路来说，总是存在驱动的源和被驱动的负载。如果负载电容比较大，驱动电路要把电容充电、放电，才能完成信号的跳变，在上升沿比较陡峭的时候，电流比较大，这样驱动的电流就会吸收很大的电源电流，由于电路中的电感，电阻（特别是芯片管脚上的电感，会产生反弹），这种电流相对于正常情况来说实际上就是一种噪声，会影响前级的正常工作。这就是耦合。
去藕电容就是起到一个电池的作用，满足驱动电路电流的变化，避免相互间的耦合干扰。
旁路电容实际也是去藕合的，只是旁路电容一般是指高频旁路，也就是给高频的开关噪声提高一条低阻抗泄防途径。高频旁路电容一般比较小，根据谐振频率一般是0.1u，0.01u等，而去耦合电容一般比较大，是10u或者更大，依据电路中分布参数，以及驱动电流的变化大小来确定。
去耦和旁路都可以看作滤波。去耦电容相当于电池，避免由于电流的突变而使电压下降，相当于滤纹波。具体容值可以根据电流的大小、期望的纹波大小、作用时间的大小来计算。去耦电容一般都很大，对更高频率的噪声，基本无效。旁路电容就是针对高频来的，也就是利用了电容的频率阻抗特性。电容一般都可以看成一个RLC串联模型。在某个频率，会发生谐振，此时电容的阻抗就等于其ESR。如果看电容的频率阻抗曲线图，就会发现一般都是一个V形的曲线。具体曲线与电容的介质有关，所以选择旁路电容还要考虑电容的介质，一个比较保险的方法就是多并几个电容。
去耦电容在集成电路电源和地之间的有两个作用：一方面是本集成电路的蓄能电容，另一方面旁路掉该器件的高频噪声。数字电路中典型的去耦电容值是0.1μF。这个电容的分布电感的典型值是5μH。0.1μF的去耦电容有5μH的分布电感，它的并行共振频率大约在7MHz左右，也就是说，对于10MHz以下的噪声有较好的去耦效果，对40MHz以上的噪声几乎不起作用。
1μF、10μF的电容，并行共振频率在20MHz以上，去除高频噪声的效果要好一些。每10片左右集成电路要加一片充放电电容，或1个蓄能电容，可选10μF左右。最好不用电解电容，电解电容是两层薄膜卷起来的，这种卷起来的结构在高频时表现为电感。要使用钽电容或聚碳酸酯电容。去耦电容的选用并不严格，可按C=1/F，即10MHz取0.1μF，100MHz取0.01μF。
2退耦原理：（去耦即退耦）
高手和前辈们总是告诉我们这样的经验法则：“在电路板的电源接入端放置一个1～10μF的电容，滤除低频噪声；在电路板上每个器件的电源与地线之间放置一个0.01～0.1μF的电容，滤除高频噪声。”在书店里能够得到的大多数的高速PCB设计、高速数字电路设计的经典教程中也不厌其烦的引用该首选法则（老外俗称Rule of Thumb）。但是为什么要这样使用呢？
3首先就我的理解介绍两个常用的简单概念
什么是旁路？旁路（Bypass），是指给信号中的某些有害部分提供一条低阻抗的通路。电源中高频干扰是典型的无用成分，需要将其在进入目标芯片之前提前干掉，一般我们采用电容到达该目的。用于该目的的电容就是所谓的旁路电容（Bypass Capacitor）,它利用了电容的频率阻抗特性（理想电容的频率特性随频率的升高，阻抗降低，这个地球人都知道），可以看出旁路电容主要针对高频干扰（高是相对的，一般认为20MHz以上为高频干扰，20MHz以下为低频纹波）。
什么是退耦？退耦（Decouple）， 最早用于多级电路中，为保证前后级间传递信号而不互相影响各级静态工作点的而采取的措施。在电源中退耦表示，当芯片内部进行开关动作或输出发生变化时，需 要瞬时从电源在线抽取较大电流，该瞬时的大电流可能导致电源在线电压的降低，从而引起对自身和其他器件的干扰。为了减少这种干扰，需要在芯片附近设置一个 储电的“小水池”以提供这种瞬时的大电流能力。
在电源电路中，旁路和退耦都是为了减少电源噪声。旁路主要是为了减少电源上的噪声对器件本身的干扰（自我保护）；退耦是为了减少器件产生的噪声对电源的干扰（家丑不外扬）。有人说退耦是针对低频、旁路是针对高频，我认为这样说是不准确的，高速芯片内部开关操作可能高达上GHz，由此引起对电源线的干扰明显已经不属于低频的范围，为此目的的退耦电容同样需要有很好的高频特性。本文以下讨论中并不刻意区分退耦和旁路，认为都是为了滤除噪声，而不管该噪声的来源。
简单说明了旁路和退耦之后，我们来看看芯片工作时是怎样在电源线上产生干扰的。我们建立一个简单的IO Buffer模型，输出采用图腾柱IO驱动电路，由两个互补MOS管组成的输出级驱动一个带有串联源端匹配电阻的传输线（传输线阻抗为Z0）。
设电源引脚和地引脚的封装电感和引线电感之和分别为：Lv和Lg。两个互补的MOS管（接地的NMOS和接电源的PMOS）简单作为开关使用。假设初始时刻传输在线各点的电压和电流均为零，在某一时刻器件将驱动传输线为高电平，这时候器件就需要从电源管脚吸收电流。在时间T1，使PMOS管导通，电流从PCB板上的VCC流入，流经封装电感Lv，跨越PMOS管，串联终端电阻，然后流入传输线，输出电流幅度为VCC/（2×Z0）。电流在传输线网络上持续一个完整的返回（Round-Trip）时间，在时间T2结束。之后整个传输线处于电荷充满状态，不需要额外流入电流来维持。当电流瞬间涌过封装电感Lv时，将在芯片内部的电源提供点产生电压被拉低的扰动。该扰动在电源中被称之为同步开关噪声（SSN，Simultaneous Switching Noise；SSO，Simultaneous Switching Output Noise）或Delta I噪声。
在时间T3，关闭PMOS管，这一动作不会导致脉冲噪声的产生，因为在此之前PMOS管一直处于打开状态且没有电流流过的。同时打开NMOS管，这时传输线、地平面、封装电感Lg以及NMOS管形成一回路，有瞬间电流流过开关B，这样在芯片内部的地结点处产生参考电平点被抬高的扰动。该扰动在电源系统中被称之为地弹噪声（Ground Bounce，我个人读着地tan）。
实际电源系统中存在芯片引脚、PCB走线、电源层、底层等任何互联机都存在一定电感值，因此上面就IC级分析的SSN和地弹噪声在进行Board Level分析时，以同样的方式存在，而不仅仅局限于芯片内部。就整个电源分布系统来说（Power Distribute System）来说，这就是所谓的电源电压塌陷噪声。因为芯片输出的开关操作以及芯片内部的操作，需要瞬时的从电源抽取较大的电流，而电源特性来说不能快速响应该电流变化，高速开关电源开关频率也仅有MHz量级。为了保证芯片附近电源在线的电压不至于因为SSN和地弹噪声降低超过器件手册规定的容限，这就需要在芯片附近为高速电流需求提供一个储能电容，这就是我们所要的退耦电容。
所以电容重要分布参数的有三个：等效串联电阻ESR 等效串联电感ESL 、等效并联电阻EPR Rp 。其中最重要的是ESR、 ESL，实际在分析电容模型的时候一般只用RLC简化模型，即分析电容的C、ESR、ESL。因为寄生参数的影响，尤其是ESL的影响，实际电容的频率特性表现出阻抗和频率成“V”字形的曲线，低频时随频率的升高，电容阻抗降低；当到最低点时，电容阻抗等于ESR；之后随频率的升高，阻抗增加，表现出电感特性（归功于ESL）。因此对电容的选择需要考虑的不仅仅是容值，还需要综合考虑其他因素。
所有考虑的出发点都是为了降低电源地之间的感抗（满足电源最大容抗的条件下），在有瞬时大电流流过电源系统时，不至于产生大的噪声干扰芯片的电源地引脚。
4电容的频率特性
当频率很高时，电容不再被当做集总参数看待，寄生参数的影响不可忽略。寄生参数包括Rs，等效串联电阻（ESR）和Ls等效串联电感（ESL）。电容器实际等效电路如图1所示，其中C为静电容，1Rp为泄漏电阻，也称为绝缘电阻，值越大（通常在GΩ级以上），漏电越小，性能也就越可靠。因为Pp通常很大（GΩ级以上），所以在实际应用中可以忽略，Cda和Rda分别为介质吸收电容和介质吸收电阻。介质吸收是一种有滞后性质的内部电荷分布，它使快速放电后处于开路状态的电容器恢复一部分电荷。
ESR和ESL对电容的高频特性影响最大，所以常用如图1（b）所示的串联RLC简化模型，可以计算出谐振频率和等效阻抗：
图1 去耦电容模型图
电容器串联RLC模型的频域阻抗图如图2所示，电容器在谐振频率以下表现为容性；在谐振频率以上时表现为感性，此时的电容器的去耦作用逐渐减弱。同时还发现，电容器的等效阻抗随着频率的增大先减小后增大，等效阻抗最小值为发生在串联谐振频率处的ESR。
图2 电容器串联RLC模型的频域阻抗图
由谐振频率式（4－8）可得出，容值大小和ESL值的变化都会影响电容器的谐振频率fR，如图3所示。由于电容在谐振点的阻抗最低，所以设计时尽量选用谐振频率fR和实际工作频率相近的电容。在工作频率变化范围很大的环境中，可以同时考虑一些谐振频率fR较小的大电容与谐振频率fR较大的小电容混合使用。
7、大电容为什么虑低频，小电容为什么又虑高频?
因为：大电容的ESL也大，谐振频率低，滤除信号频率也低；小电容的ESL也小，谐振频率高，滤除信号频率也高
大电容为什么虑低频，小电容为什么又虑高频?因为：大电容的ESL也大，谐振频率低，滤除信号频率也低；小电容的ESL也小，谐振频率高，滤除信号频率也高
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视频参考: 为什么小电容通高频，大电容通低频今天听老师讲，高_百度知道 (电识分享)
电容在制作过程中由于工艺问题不可能做成两块金属板平行类型的,它是绕制的,而绕制的电容,肯定就会存在电感效应了,所以当我们的电容越大时,相对的电感效应也就越大了,而电感的特性是通低频阻高频,以下我们进行分析:
如下图所示：
1实际的电容其因为ESL的存在，是的其频率响应特性为V型
2.在谐振频率点之前为容性，之后为感性
3.谐振频率处，其阻抗=ESR
电源滤波主要利用电容的隔直流、通交流的特性，干扰信号的频率越靠近电容的自谐振频率，干扰信号越容易被电容彻底过滤掉。因为谐振频率点的等效阻抗最低。
大容值的电容通常等效电感ESL也较大，因而其自谐振频率f0较小(低频信号)，所以比较适合用于滤除低频干扰噪声；
小容值的电容通常等效电感ESL也较小，因此自谐振频率f0较大(高频信号)，所以适合用于滤除高频干扰噪声。
对以上算式理解:
即W²=1/LC 即 W = 1/(LC)½
综上:
小电容 同时f0较大 高频信号频率f也较大,同时小电容充放电时间快,容抗特性大于感抗特性,通过高频信号容易,而相对于低频信号,频率低,充放充放电时间长波形也不恒定(电容频率低,充放电周期长).
大电容 同时f0较小 低频信号频率f也较小,同时大电容充放电时间较慢,容抗特性小于感抗特性,通过低频信号容易,而相对于高频信号,频率高,充放充放电时间短,电容没充多少就开始放电了.
8、去耦电容的工作原理，特性，选型与布局设计
去耦电容的工作原理，特性，选型与布局设计 - 知乎
1.什么是去耦以及为什么要去耦？
模电书上讲的去耦大多是讲电源的去耦，就是一个电路的各个单元共用同一电源供电，为了防止各单元之间的耦合，需加去耦电路。
造成耦合的原因有:
数字电路——在电平翻转时的瞬间会有较大的电流，且会在供电线路上产生自感电压。
功率放大电路——因电流较大，此电流流过电源的内阻和公共地和电源线路时产生电压，使得电源电压有波动。
高频电路——电路中有高频部分因辐射和耦合在电源上产生干扰。
这些干扰会对同一供电电路中的对电源电压较敏感或精度要求较高的部分.比如微弱小信号放大器、AD转换器等产生干扰，或者相互干扰，严重时使整个电路无法工作。为了阻止这种干扰，可以加电源去耦电路来解决，一般常用的电源去耦电路有RC或LC电路，要求较高的另加用稳压电路。
一般需要在以下位置放置去耦电容：
- 处理器芯片的每一个电源引脚;
- 接插件的电源和信号引脚；
- 运放/比较器的电源引脚；
- ADC和DAC的电源引脚，电路板上其他有可能发生电流波动的位置。
2.为什么电容可以去耦?
（1）电源噪声一般是高频交流分量，而电容具有通交隔直的功能，所以电容可以去除高频噪声分量，实现去耦。
（2）通过降低电源系统输出阻抗，可以减少后级的负载变化对于电源输出电压的影响，而电容可以实现降低输出阻抗的要求。（因为输出电阻越小，可以减小负载瞬时电流突然变大导致的输出电压跌落(也就是电压波动)）。
（另一种降低输出阻抗的去耦方式是缩短电源层和地层的距离）。
3.理想电容和实际电容的特性
虽然我们都知道电容具有通交隔直的功能。但是在实际使用过程中，我们还需要了解实际电容的特性，这样才能选择根据去耦电路的实际需求去选择最合适的电容。
（1）理想电容VS实际电容：理想的电容：本身不会产生任何能量损耗，在任意频率下都呈现容性。实际电容：实际上，因为制造电容的材料有电阻，电容的绝缘介质有损耗，各种原因导致电容变得不“完美”。实际上的电容等于等效串联电感ESL、等效串联电阻ESR、与理想电容的串联，因此其特性与频率有关。
（2）实际电容的模型：
实际的电容会存在一些能量损耗，在外部的表现就像一个电阻跟电容串联在一起（等效串联电阻ESR）。另一方面，由于引线、卷绕等物理结构因素，电容内部还存在着电感成分（等效串联电感ESL）。电容器中存在一些泄漏或体电阻(体电阻Rbulk )，它与理想电容、ESL 和 ESR 并联存在。下图显示真正实际的电容模型和阻抗。
由于电容器中的介电材料具有很强的绝缘性，因此 Rbulk 的值通常非常大（~100 GOhms），因此在计算电容器的阻抗时可以忽略它。因此，我们在选择电容时需要重点关注ESL和ESR值。
（3）ESR和ESL对于电容滤波作用的影响：
ESR:——会导致电压突变！
ESR通常是在100mΩ ~ 1000mΩ不等，假如你的芯片电源会有一个非常短暂的100mA的peak current, 而且这个电流几乎是去耦电容来提供的, 如果你的电容ESR有1Ω,想象一下100mA的电流流过这个电阻, 到达另一端的时候, 已然有了100mV的压降了。
ESL——会影响滤波的工作频率和高频滤波效果。
下图显示了 ESL 如何影响具有 0.01 欧姆 ESR 的理论 10 nF 电容器的阻抗。各种曲线显示了不同 ESL 值（1 nH、10 nH 和 100 nH）的阻抗曲线。
从上图中，我们看到阻抗在自谐振频率（也就是最低那个点）之前是容性的，（阻抗随频率升高而减少，呈现容性）而与 ESL 值无关；然后在高于自谐振频率之后变为感性（因为这时候阻抗随着频率升高而增大，呈现线性）。电容的最佳滤波效果就是这个自谐振频率处，所以对于EMC的RE辐射问题，我们一般都是将辐射超标点频率作为自谐振频率点，然后根据这个曲线去选电容。
这样降低ESL就有双重意义了。
1.降低ESL，可以提高自谐振频率，也就是上图中最低那个点的频率右移。这样就可以让电容可以前面更宽的范围保持容性。
因为：电容的LC自谐振频率Fs，是由下面的公式计算的：
2.降低ESL，降低高频区域的阻抗，因为在频率超过超过自谐振频率fs之后，电容呈现的是感抗，跟ESL相关，这时候降低ESL，就可以降低电容的阻抗。
所以结论就是：为了提高电容的去耦滤波作用，一定要选用低ESR和低ESL的电容！！！
（一般电容容值越高，ESL越大，这就是为什么一般用大电容滤低频，小电容滤高频的原因（因为小电容ESL小，自谐振频率高））。
4.去耦电容的选型——容值及自谐振频率
（1）容值
对于芯片电源引脚级别的滤波，一般可以从容值方面进行选型：
可以参照以下三种方法：
（1）参照芯片规格书overshoot电压手动计算
（2）经验值（按照100倍原则：比如10pF, 1nF，0.1uF）
（3）元器件规格书（YYDS）
（2）自谐振频率
对于EMC RE辐射超标问题，或者某些对于电源纹波特别敏感的芯片，这时候就要根据噪声频点，并结合电容的自谐振频率去选电容了。
如果是想要滤除单个点噪声，可以选择噪声频点略低于自谐振频率的电容，这时候可以达到最佳的滤波效果。
如果找不到合适封装的怎么办？
那可以选择多个容值的电容，将他们并联起来，并联使用多个相同的电容会增加总等效电容并降低 PDN 阻抗，但不会改变谐振频率。（多个电容并联可以降低ESL）
如果噪声频点是一个范围，那就需要选择多个容值的电容。
5.去耦电容的放置要求
（1）就近原则：
去耦电容应尽可能的靠近芯片的电源引脚。减小去耦电容和芯片之间走线的寄生电感，去耦效果更好。
（2）越小越近的原则：
小容值电容最靠近芯片，然后按照容值递增的原则依次远离芯片（远离是相对的，前提是遵循就近原则）。小电容负责高频响应，应该更靠近芯片缩短响应的时间。并且小电容可以滤除高频噪声，若距离芯片太远，则电容和芯片之间的走线会重新拾取噪声，削弱去噪效果。
（3）电源线先经过去耦电容再连接至芯片引脚：
（4）多个电容并联时，最好不要平行并排放（有互感），可以改为：
