FPGA编程入门——实现一位全加器

FPGA编程入门——实现一位全加器

实验目的

1、首先基于Quartus 软件采用原理图输入方法完成一个1位全加器的设计。然后通过4个1位全加器的串行级联，完成一个4位全加器的原理图设计；再改用 Verilog编程（3种模式：门电路、数据流和行为级描述），完成这个4位全加器设计，并观察Verilog代码编译综合后生成的 RTL电路，与之前电路图设计的4位全加器电路进行对比 。

2、编写 测试激励Verilog模块，用Modelsim 对4位全加器 Verilog模块进行仿真测试，观察仿真波形图。如果仿真波形的逻辑功能正确，就连接的实验室 DE2-115开发板硬件上，完成引脚绑定，烧录，再拨动按钮开关，进行加法器 正确性的验证。

一位全加器

半加器

1、半加器的定义：半加器是一种电子逻辑门，用于将两个输入位的数字相加，并产生一个求和位和一个进位位作为输出

2、半加器真值表

3、半加器的输出表达式

4、半加器的逻辑电路图

一位全加器原理

一位全加器可以看作由两个半加器组成，其中一个用于计算当前位的求和位，另一个用于计算进位位。全加器在多位加法器中使用，以实现多位数之间的加法运算。

一位全加器真值表：
A和B是加数，cin是低位进位，cout是高位进位（可以将其理解为溢出），s是本位和

一位全加器输出公式：

一位全加器原理图：

原理图实现一位全加器

1、在Quartus中新建项目

2、在出现的界面中填写路径和名称并选择需要的芯片，接着Next，直到Finish，完成工程的创建

3、点击File->New新建如下文件来绘制原理图

4、根据一位加法器原理图选择组件绘制电路图

仿真验证

1、创建向量波形文件，选择“University Program VWF”

2、在新创建的波形文件中加前面生成的一位全加器组件

3、添加成功后波形结果如下

5、检验结果如下，对照真值表，发现检验结果符合预期，电路正确，可以进行烧录

中加前面生成的一位全加器组件

3、添加成功后波形结果如下

5、检验结果如下，对照真值表，发现检验结果符合预期，电路正确，可以进行烧录

烧录运行

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