MCU架构就这么定了！

从计划做一颗mcu开始，我们就一直在思考要做成什么样的mcu，由于时间比较赶而且还是利用业务时间做，之前很多东西需要整理，以及相互之间的磨合，完成目标的话，就要定一个可行性高的SPEC。所以，我们主要参考市场比较火爆的几款M0芯片，一来这样的mcu肯定是市场需要，不会脱离实际；二来也有个参考，有个目标，也亲身体验一下爆款mcu是怎么做出来的。

经过一番搜索，基本上确定了我们要对标（有点大言不惭）的MCU型号。

CPU是核心，我们准备用主流厂商最简单的一款入手——Cortex-M0，毕竟胖子不是一口吃出来的嘛。

DMA是一定要有的，豪华一点，准备放6个channel，给足了memory to memory以及peripheral到memory的搬运。

由于我们没有flash的lib，没办法，只能选择ROM了，好处是省去了flash controller的开发，坏处是与标的不符了，但现实就是现实，为了更大的目标，只好将就一下了。ROM大小为32KB，如果以后有机会，在用flash做替换。

SRAM大小定为64KB，作为外部输入程序的存储，以及CPU的堆栈空间使用。

CRG（Clock Reset Generation）或者称为RCC（Reset and clock controller）为整个MCU芯片提供clock分频，产生reset以及reset同步。

Bus matrix是整个芯片的总线，芯片的总线包含接口CPU的ahb master，DMA的ahb master，ROM的ahb slave，DMA的ahb slave配置接口，一路ahb2apb接口作为整个MCU芯片apb的总线master等等。

Timer准备放4套，I2C准备放2套，看门狗放1套，uart放2套，SPI放2套，RTC放1套，GPIO为16个等。

特别的，由于我们没有eFlash，考虑后续支持外置flash的可能性，QSPI会放一套。

上面聊完数字部分，下面再看模拟部分：

PMU自不用说，肯定少不了，具体参数后续更新。

SAR ADC准备做2channel，满足与外界模拟传感器的连接。

PLL准备放1套，作为OSC clock的补充。同时PLL会在CRG里面做多种分频处理，满足不同模块对时钟频率的需求。

具体架构如下图：

分享更多内容关注WX公众号：IC蓝皮匠

原创链接：https://mp.weixin.qq.com/s/4pB7pAhAj9iv6f9Edr5hQQ