FPGA数电(2)

28 ：你知道那些常用逻辑电平 ?TTL 与 COMS 电平可以直接互连吗？

常用逻辑电平：TTL、CMOS、LVTTL、LVCMOS、ECL（Emitter Coupled Logic）、PECL（Pseudo/Positive Emitter Coupled Logic）、LVDS（Low Voltage Differential Signaling）、GTL（Gunning Transceiver Logic）、BTL（Backplane Transceiver Logic）、ETL（enhanced transceiver logic）、GTLP（Gunning Transceiver Logic Plus）；RS232、RS422、RS485（12V，5V，3.3V）；也有一种答案是：常用逻辑电平：12V，5V，3.3V。TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。

cmos的高低电平分别为:Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0.1VDD.

ttl的为:Vih>=2.0v,Vil<=0.8v;Voh>=2.4v,Vol<=0.4v.

用cmos可直接驱动ttl;加上拉电阻后,ttl可驱动cmos.

1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。

2、OC门电路必须加上拉电阻，以提高输出的搞电平值。

3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。

4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。

5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。

6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。

7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。

上拉电阻阻值的选择原则包括:

1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。

2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。

3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理。

OC门电路必须加上拉电阻，以提高输出的搞电平值。

OC门电路要输出“1”时才需要加上拉电阻不加根本就没有高电平

在有时我们用OC门作驱动（例如控制一个 LED）灌电流工作时就可以不加上拉电阻

OC门可以实现“线与”运算

OC门就是   集电极 开路 输出

总之加上拉电阻能够提高驱动能力。

 

29 ： IC 设计中同步复位与异步复位的区别？

同步复位在时钟沿采复位信号，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。

 

30 ： MOORE 与 MEELEY 状态机的特征？

       Moore 状态机的输出仅与当前状态值有关, 且只在时钟边沿到来时才会有状态变化。

       Mealy 状态机的输出不仅与当前状态值有关, 而且与当前输入值有关。

 

31 ：多时域设计中 , 如何处理信号跨时域？

       不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响。信号跨时钟域同步：当单个信号跨时钟域时，可以采用两级触发器来同步；数据或地址总线跨时钟域时可以采用异步fifo来实现时钟同步；第三种方法就是采用握手信号。

 

32 ：说说静态、动态时序模拟的优缺点？

静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。

动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；

 

33 ：一个四级的 Mux, 其中第二级信号为关键信号 如何改善 timing. ？

       关键：将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。（为什么？）

 

34 ：给出一个门级的图 , 又给了各个门的传输延时 , 问关键路径是什么 , 还问给出输入 , 使得输出依赖于关键路径？

 

35 ：为什么一个标准的倒相器中 P 管的宽长比要比 N 管的宽长比大 ?

       和载流子有关，P管是空穴导电，N管是电子导电，电子的迁移率大于空穴，同样的电场下，N管的电流大于P管，因此要增大P管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等。

36 ：用 mos 管搭出一个二输入与非门？

       <数字电子技术基础>49页

 

37 ：画出 NOT,NAND,NOR 的符号 , 真值表 , 还有 transistor level 的电路？

省略

38 ：画出 CMOS 的图 , 画出 tow-to-one mux gate.( 威盛 VIA 2003.11.06 上海笔试试题 ) ？

 

39 ：用一个二选一 mux 和一个 inv 实现异或？

其中:B连接的是地址输入端A和A非连接的是数据选择端,F对应的的是输出端,使能端固定接地置零(没有画出来).

 

40 ：画出 CMOS 电路的晶体管级电路图 , 实现 Y=A*B+C(D+E).( 仕兰微电子 ) ？

 

41 ：用与非门等设计全加法器？（华为）

       《数字电子技术基础》57页。 ； .

 

42 ： A,B,C,D,E 进行投票 , 多数服从少数 , 输出是 F( 也就是如果 A,B,C,D,E 中 1 的个数比 0 多 , 那么 F 输出为 1, 否则 F 为 0), 用与非门实现 , 输入数目没有限制？

  F= ABC + ABD + ABE +ACD + ACE+ ADE + BCD + BCE + CDE + BDE

 

43 ：画出一种 CMOS 的 D 锁存器的电路图和版图？

 

44 ： LATCH 和 DFF 的概念和区别？

 

45 ： latch 与 register 的区别 , 为什么现在多用 register. 行为级描述中 latch 如何产生的？

       latch是电平触发，register是边沿触发，register在同一时钟边沿触发下动作，符合同步电路的设计思想，而latch则属于异步电路设计，往往会导致时序分析困难，不适当的应用latch则会大量浪费芯片资源。

 

46 ：用 D 触发器做个二分频的电路？画出逻辑电路？

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

 

entity two_de_fre is

         port(clk: in std_logic;

                            reset:in std_logic;

                            clk_out: out std_logic) ;

end two_de_fre;

architecture Behavioral of two_de_fre is

signal sig_clk: std_logic;

begin

process(clk)

begin

         if(reset = '1') then

                   sig_clk <= '0';

         elsif(clk'event and clk = '1') then

                   sig_clk <= not sig_clk;

         end if;

end process;

clk_out <= sig_clk;      

end Behavioral;

 

显示工程设计中一般不采用这样的方式来设计，二分频一般通过DCM来实现。通过DCM得到的分频信号没有相位差。

 

47 ：什么是状态图？

       状态图是以几何图形的方式来描述时序逻辑电路的状态转移规律以及输出与输入的关系。

 

48 ：用你熟悉的设计方式设计一个可预置初值的 7 进制循环计数器 ,15 进制的呢？

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity seven_counter is

         port(reset:in std_logic;

                            clk: in std_logic;

                            counter_out std_logic_vector(2 downto 0));

end seven_counter;

architecture Behavioral of seven_counter is

signal sig_counter : std_logic_vector(2 downto 0);

begin

process(reset,clk)

begin

         if(reset = '1') then

                   sig_count <= "101" ;  --初值为5

         elsif(clk'event and clk = '1') then

                   sig_count <= sig_count + 1;

         end if;

end process;

counter_out <= sig_counter;                                                                                                                

end Behavioral;

 

15进制计数器设计只需将counter_out和sig_counter改为4位就行;

 

49 ：你所知道的可编程逻辑器件有哪些？

       PAL,PLD,CPLD,FPGA

 

50 ：用 VERILOG 或 VHDL 写一段代码 , 实现消除一个 glitch ？

将传输过来的信号经过两级触发器就可以消除毛刺。（这是我自己采用的方式：这种方式消除毛刺是需要满足一定条件的，并不能保证一定可以消除）

 

51 ： sram,falsh memory, 及 dram 的区别 ?

sram：静态随机存储器，存取速度快，但容量小，掉电后数据会丢失，不像DRAM 需要不停的REFRESH，制造成本较高，通常用来作为快取(CACHE) 记忆体使用

flash：闪存，存取速度慢，容量大，掉电后数据不会丢失

dram：动态随机存储器，必须不断的重新的加强(REFRESHED) 电位差量，否则电位差将降低至无法有足够的能量表现每一个记忆单位处于何种状态。价格比sram便宜，但访问速度较慢，耗电量较大，常用作计算机的内存使用。

 

52 ：有四种复用方式，频分多路复用，写出另外三种？

       四种复用方式：频分多路复用（FDMA），时分多路复用（TDMA），码分多路复用（CDMA），波分多路复用（WDM）

 

53 ： ASIC 设计流程中什么时候修正 Setup time violation 和 Hold time violation? 如何修正？

见前面的建立时间和保持时间

 

54 ：给出一个组合逻辑电路，要求分析逻辑功能。

       所谓组合逻辑电路的分析，就是找出给定逻辑电路输出和输入之间的关系，并指出电路的逻辑功能。

       分析过程一般按下列步骤进行：

1：根据给定的逻辑电路，从输入端开始，逐级推导出输出端的逻辑函数表达式。

2：根据输出函数表达式列出真值表；

3：用文字概括处电路的逻辑功能；

 

55 ：如何防止亚稳态？

1 降低系统时钟频率

2 用反应更快的FF

3 引入同步机制，防止亚稳态传播（可以采用前面说的加两级触发器）。

4 改善时钟质量，用边沿变化快速的时钟信号

 

56 ：基尔霍夫定理的内容

基尔霍夫定律包括电流定律和电压定律：

电流定律：在集总电路中，任何时刻，对任一节点，所有流出节点的支路电流的代数和恒等于零。

电压定律：在集总电路中，任何时刻，沿任一回路，所有支路电压的代数和恒等于零。

 

57 ： 描述反馈电路的概念，列举他们的应用。

反馈，就是在电路系统中，把输出回路中的电量输入到输入回路中去。

反馈的类型有：电压串联负反馈、电流串联负反馈、电压并联负反馈、电流并联负反馈。

负反馈的优点：降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用。

电压负反馈的特点：电路的输出电压趋向于维持恒定。

电流负反馈的特点：电路的输出电流趋向于维持恒定。

58 ：有源滤波器和无源滤波器的区别

无源滤波器：这种电路主要有无源元件R、L和C组成

有源滤波器：集成运放和R、C组成，具有不用电感、体积小、重量轻等优点。

集成运放的开环电压增益和输入阻抗均很高，输出电阻小，构成有源滤波电路后还具有一定的电压放大和缓冲作用。但集成运放带宽有限，所以目前的有源滤波电路的工作频率难以做得很高。

 

59： 什么叫做 OTP 片、掩膜片，两者的区别何在？

OTP means one time program，一次性编程

MTP means multi time program，多次性编程

OTP（One Time Program）是MCU的一种存储器类型

MCU按其存储器类型可分为MASK(掩模)ROM、OTP(一次性可编程)ROM、FLASHROM等类型。

MASKROM的MCU价格便宜，但程序在出厂时已经固化，适合程序固定不变的应用场合；

FALSHROM的MCU程序可以反复擦写，灵活性很强，但价格较高，适合对价格不敏感的应用场合或做开发用途；

OTP ROM的MCU价格介于前两者之间，同时又拥有一次性可编程能力，适合既要求一定灵活性，又要求低成本的应用场合，尤其是功能不断翻新、需要迅速量产的电子产品。

60 、单片机上电后没有运转，首先要检查什么？

首先应该确认电源电压是否正常。用电压表测量接地引脚跟电源引脚之间的电压，看是否是电源电压，例如常用的5V。

接下来就是检查复位引脚电压是否正常。分别测量按下复位按钮和放开复位按钮的电压值，看是否正确。

然后再检查晶振是否起振了，一般用示波器来看晶振引脚的波形，注意应该使用示波器探头的“X10”档。另一个办法是测量复位状态下的IO口电平，按住复位键不放，然后测量IO口（没接外部上拉的P0口除外）的电压，看是否是高电平，如果不是高电平，则多半是因为晶振没有起振。

另外还要注意的地方是，如果使用片内ROM的话（大部分情况下如此，现在已经很少有用外部扩ROM的了），一定要将EA引脚拉高，否则会出现程序乱跑的情况。有时用仿真器可以，而烧入片子不行，往往是因为EA引脚没拉高的缘故（当然，晶振没起振也是原因只一）。经过上面几点的检查，一般即可排除故障了。如果系统不稳定的话，有时是因为电源滤波不好导致的。在单片机的电源引脚跟地引脚之间接上一个0.1uF的电容会有所改善。如果电源没有滤波电容的话，则需要再接一个更大滤波电容，例如220uF的。遇到系统不稳定时，就可以并上电容试试（越靠近芯片越好）。

 

61 ： 给了 reg 的 setup,hold 时间，求中间组合逻辑的 delay 范围

       Delay < period - setup – hold

 

62 ： 时钟周期为 T, 触发器 D1 的寄存器到输出时间最大为 T1max ，最小为 T1min 。组合逻辑电路最大延迟为 T2max, 最小为 T2min 。问，触发器 D2 的建立时间 T3 和保持时间应满足什么条件

T3setup>T+T2max,T3hold>T1min+T2min

 

63 ：用传输门和倒向器搭一个边沿触发器。（扬智电子笔试）

 

64 ：用逻辑们画出 D 触发器。（威盛 VIA 2003.11.06 上海笔试试题）

 

65 ： 16 分频电路中需要多少触发器？

 

66 ：阻塞式赋值和非组塞式赋值的区别？

非阻塞赋值：块内的赋值语句同时赋值，一般用在时序电路描述中。

阻塞赋值：完成该赋值语句后才能做下一句的操作，一般用在组合逻辑描述中。

 

67 ： 74 、用 FSM 实现 101101 的序列检测模块。（南山之桥）

a为输入端，b为输出端，如果a连续输入为1101则b输出为1，否则为0。

例如a： 0001100110110100100110

b： 0000000000100100000000

请画出state machine；请用RTL描述其state machine。（未知）

 

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity detect_stream is

         port(clk: in std_logic;

                            reset: in std_logic;

                            data: in std_logic;

                            result : out std_logic);

end detect_stream;

architecture Behavioral of detect_stream is

type state_type is (idle,st0,st1,st2);

signal cs ,ns : state_type;

signal sig_result :std_logic;

begin

process(clk,reset)

begin

         if(reset = '1') then

                   cs <= idle;

                   result <= '0';

         elsif(clk'event and clk = '1')  then

                   cs  <= ns;

                   result <= sig_result;

         end if;

end process;

process(cs,clk)

begin

                   case cs is

                            when idle => if(data = '1') then

                                                                                    ns <= st0;

                                                                                    sig_result <= '0';

                                                                           else

                                                                                    ns <= idle;

                                                                                    sig_result <= '0';

                                                                           end if;

                            when st0 => if(data = '1') then

                                                                           ns <= st1;

                                                                           sig_result <= '0';

                                                                 else

                                                                           ns <= idle;

                                                                           sig_result <= '0';

                                                                 end if;

                            when st1 => if(data = '0')then

                                                                           ns <= st2;

                                                                           sig_result <= '0';

                                                                 else

                                                                           ns <= idle;

                                                                           sig_result <= '0';

                                                                 end if;

                            when st2 => ns <= idle;

                                                                 if(data = '1') then

                                                                           sig_result <= '1';

                                                                 else

                                                                           sig_result <= '0';

                                                                 end if;

                            end case;

end process;

end Behavioral;

状态图：

 

 

68：用verilog/vhdl写一个fifo控制器(包括空，满，半满信号)。（飞利浦－大唐笔试）

reg[N-1:0] memory[0:M－1]; 定义FIFO为N位字长容量M

八个always模块实现，两个用于读写FIFO，两个用于产生头地址head和尾地址tail，一个产生counter计数，剩下三个根据counter的值产生空，满，半满信号产生空，满，半满信号。

 

69：现有一用户需要一种集成电路产品，要求该产品能够实现如下功能：y=lnx，其中，x为4位二进制整数输入信号。y为二进制小数输出，要求保留两位小数。电源电压为3~5v假设公司接到该项目后，交由我们来负责该产品的设计，试讨论该产品的设计全程。（仕兰微电子）

 

70：iir，fir滤波器的异同