Verilog讨论组精彩内容摘录

问题：　　我遇到了一个问题，希望能得到帮助。
　　我在用FPGA（ALTERA 10K30）做仿真实验时，内部的计数器总是计数不正常，但是我在微机中用ModelSim仿真的结果是正确的，所以逻辑应该没有问题，问题出在FPGA，请教各位，我该如何解决这个问题。谢谢！
　　I met a question,hope someone could do me a favor.
　　when I used FPGA do simulating experiment, i found the inner counter worked abnormally.but if i use ModelSim do such a experiment,everything is ok.so i confirm the problem should be due to FPGA.
　　who can tell me how to deal with this problem? thanks a lot!

 

 

回答一：
　　Have you checked clock signal on scope? Those device really a good clock waveform.

 

回答二：
　　你用的片子不会有问题吧,检查有么有问题可以只做一个计数器看看计数对不对不就的了.我觉得应该是片子的问题.

回答三：
　　首先请检查FPGA的使用方法！

回答四：
　　我觉得片子有问题的可能性比较小，还是应该先找自己的原因，否则我们一出现问题就把责任说成是芯片的问题，那么问题就不好解决了。而且10K30国内也很多人在用，如果连一个计数器都出错的话，我看ALTERA也就没什么市场了。
　　用ModelSim做仿真，只是从语言角度来验证，它只能说明你的逻辑没有问题，但逻辑最终是要在芯片中靠逻辑电路来实现，所以必须考虑到芯片的一些特性。不知道你的计数器是多少位的？速度是多少？输入的信号质量怎么样？
　　如果你的计数器位数比较多的话，最好是分两级或多级来实现，否则很容易在内部因延迟时间不同而造成问题。

回答五：
Dear Friend

Your words is very right. Anything question? First find from yourself,
2nd others. It is very glad to receive your email. Would you please tell me
your name and contact address.

Best regards
wisdom

回答六：
　　做时序仿真了吗？用ModelSim做或Maxplus2都可以利用布局布线后的延时信息作时序仿真。我怀疑你只作了功能仿真

回答七：
　　我认为这个问题可能出在异步逻辑上（如清零、预置），在功能仿真时这个问题有时不能发现，但用时序仿真时会很轻易地发现原因所在。如果采用同步设计的话，这个问题将不会存在。

回答八：
Dear Sir

Maybe your design have the bug, it is easy that Altera is not synthesis
HDL company, Model sim ensure the HDL simulation right, but the Altera MP2
maybe compiler the project into abnormal staus. In fact, MP2 have the AHDL
counter LPM, you can directly call the module, it is tested available.
Anything I can help you, pls let me know.

Our company sales the Altera FPGA and MAX7xxx, if you need, pls fell
free to contact to me.

Best regards
Wisdom.Zhang

 

问题：
　　是不是用FPGA EXPRESS能编译标准的Verilog HDL语言写的程序，再生成EDIF文件交给MAX+PLUS处理？具体如何操作？

 

 

回答一：
　　好像MAX+PLUS也能编辑Verilog HDL语言写的程序,具体做法从文本编辑窗口输入程序,编译即可.

 

回答二：
　　还是推荐大家用Synplify做综合吧，对语法的要求不严格，软件也不大。
连Altera和Xilinx的人都推荐我用。

回答三：
　　Synplify 在综合方面好一些,但maxplus II 的功能更全面些,我觉得.

回答四：
　　Synplify速度快，但不见得综合效果好。Leonardo spectrum不错，还可以综合到ASIC。

回答五：
　　Half and half, I don't agree the viewpoints.

回答六：
　　Synplify only synthesis, MP2 including all FPGA application function.Their
marketing focus is not same. Please advise.

回答七：
　　The web-friend advise is right if your design is not Large-scale, But pls notes that Altera is FPGA vendor, not HDL synthesis vendor. If you think your design is very large, for example, you will design with 10K100 or ACEK etc, at least over 5K DFF application, you should apply such as FPGA Express or Exemplar etc tools.

回答八：
　　The Web-friend is very important, I use the Synplify from 1997, it is very good, FPGA Express embbed their core-solution.

 

 

 问题一：

　　在下才疏学浅，一直在用Lattice的ispLSI，搞了一些小应用，看到各位都在谈论XILINX和ALTERA，本人没有机会尝试，究竟哪一种比较好，请高人不吝赐教。

 

回答一：
　　Lattice 的ispLSI我毕业设计时用过一枚，感觉其在系统编程是十分方便的，但熔丝图的生成好象要ispexper这一专门软件，他支持原理图输入和VHDL输入等，十分方便且０具有逻辑与时序仿真，其烧录速度（根据熔丝图大小）相当快，一般几秒钟就行了。

 

回答二：
　　1、首先可编程器件从结构上分为CPLD和FPGA二类，从制造工艺上有CMOS、FLASH、SRAM、反熔丝等几种。
　　2、CPLD一般来讲容量较低（注意CPLD和FPGA的门数的定义不一样，实际上对门没有统一的定义，不能认为CPLD的10000门的规模就比 5000门的规模大，我们比较能接受的是在ASIC中定义一个与非门为一个门）。CPLD的速度一般都较快，时延比较确定（注意：实际设计的时延和速度都要通过时序仿真才能确定，一般来讲器件资料中所提到的最高速度在实际设计中是不可能达到的，因为所谓的最高速度是指的一级设计，并且会BYPASS一些路径。）这和它的结构有关，如：LATTICE有GRP概念，XILINX的9500则提出快速交换矩阵的思想，目的都是为了达到较快的速度。通过对 CPLD的结构分析就会发现CPLD的逻辑功能比FFs要多。CPLD一般采用CMOS和FLASH工艺，CMOS的功耗大，但下载的速度快，FLASH 的功耗很小，但加载的时间较长，当然还和实际设计的一些情况有关，如：频率、利用率等。
　　3、FPGA是相对CPLD而言的，它的规模可以相当大。从结构上讲也是大同小异的，一般是由最基本的CELL组成，CELL内部是LUT和FFs，比较综合考虑了的逻辑和FF的比例关系，当然仔细看的话，每家的结构还是有一些特点的。FPGA的内部布线资源是很丰富的，要设计好FPGA必须充分了解所有的资源情况，并合理地利用。FPGA的一个很大特点是时延不确定，不同的编译有不同的结果，这一定要牢记！如果设计不好会遇到有些板子可以工作，而有的板子就是不行，尽管用的同一个FPGA数据。
　　4、CPLD和FPGA不存在哪个好，要根据你的实际情况而选择。
　　草草写一下，以后最谈。

 

问题二：　　你好!我想请教几个问题:
　　1、什么是FFs
　　2、在FPGA时延不确定的情况下,怎样的设计才能保证该设计是比较好的设计,而不会出现尽管用的同一个FPGA数据有些板子可以工作，而有的板子就是不行这种情况呢?
　　谢谢!

 

回答一：
　　1、FFs:触发器。
　　2、优化设计；尽量采用同步设计；高速、多驱动通道用全局缓充驱动，合理利用长线资源等。

回答二：
　　FF 是指 Flip Flop，也就是触发器的最基本单元。
　　FPGA设计的时候需要特别注意最后实现时的最大延时，如果各条线路的最大延时能够满足条件，一般就不会出现什么太大的问题。另外，有些公司已经推出了固定延时的FPGA，只是xilinx公司还没有。

回答三：
　　 The all effect factor, it is important that man-resource and design solution. To FPGA, CPLDs, Lattice , Altera, Xilinx are all very good, To marketing share, the Xilinx is most high.

　　 We can design very good function , even discret logic. Do you think so? Lattice, Altera ,Xilins , it only is tools. Man is No.1 for ever, so that you did not MUST study Altera, Xilinx.