有关DDS的一些初步理解：相位噪声和无杂散动态范围
DDS，Direct Digital Frequency Synthesis，直接数字频率合成
1）原理
两个重要的组成：
1.1）相位累加器，例如范围从0~2^N-1
1.2）只读存储器，例如存储着正弦波的波形，此处假设里面正常存储，即存储0~2pi相位，而并没有采用其它的一些技术，如只存0~pi/2范围，这里有两个重要的概念，
1.2.1）共存储了0~2pi范围内N1个点，此处假如存了16个点，相位分别为0,pi/8,2*pi/8,3*pi/8,*pi/8,5*pi/8,6*pi/8,7*pi/8,8*pi/8,9*pi/8,10*pi/8,11*pi/8,12*pi/8,13*pi/8,14*pi/8,15*pi/8
这个是不是相位截断的概念？应该是吧……
1.2.2）存储的波形是按N2位量化，即对存储的每个相位处的正弦值是如何量化的，假如按3bit量化，则包含八个值：0(000),1(001),2(010),3(011),-4(100),-3(101),-2(110),-1(111)，有人说-4这个值不应该有，因为没有相就的正值与其对应，会引入直流分量的，这些暂不深入讨论吧。
其实1.2.1和1.2.2两部分是不是应该联合起来，即ROM中存了多少个点，这些点是按多少位量化的，这应该是统一的吧。
2）相位噪声的概念
相位噪声和抖动是对同一种现象的两种不同的定量方式。在理想情况下，一个频率固定的完美的脉冲信号(以1 MHz为例)的持续时间应该恰好是1微秒，每500ns有一个跳变沿。但不幸的是，这种信号并不存在。实际信号的信号周期的长度总会有一定变化，从而导致下一个沿的到来时间不确定。这种不确定就是相位噪声，或者说抖动。
转自：http://baike.baidu.com/view/1299158.htm
有关相位噪声，我感觉是相位累加器累加的出来的相位不可能与只读存储器存储的相位是对应的，因此肯定有一些近似的偏差，这个理解还不是很深。
3）无杂散动态范围的概念
无杂散动态范围(Spurious-freeDynamicRange，SFDR)衡量的只是相对于转换器满量程范围(dBFS)或输入信号电平(dBc)的最差频谱伪像，是转换器的主要性能指标之一，改善转换器的无杂散动态范围对提高转换器的性能具有很重要的作用。 在ADC中，无杂散动态范围(SFDR)指载波频率(最大信号成分)的RMS幅度与次最大噪声成分或谐波失真成分的RMS值之比，SFDR通常以dBc (相对于载波频率幅度)或dBFS (相对于ADC的满量程范围)表示。 DAC中，无杂散动态范围(SFDR)指载波频率(最大信号成分)的RMS幅度与次最大失真成分的RMS值之比，SFDR通常以dBc (相对于载波频率幅度)或dBFS (相对于DAC的满量程范围)表示。具体取决于测量条件，SFDR在预先定义的窗口或奈奎斯特频率内观测。SFDR基本频率与杂波信号最大值的数量差，通常以dBc(相对于载波频率幅度)或dBFS(相对于DAC的满量程范围)表示，具体取决于测量条件。图1给出了无杂散动态范围(SFDR)的示意。其中假设送入转换器的信号为纯正弦。基频分量的rms值与最大的谐波杂散之间的幅度差值定义为无杂散动态范围。
转自：http://baike.baidu.com/view/4510429.htm
有关此参数在实际应用中的相关问题见下面的在Xilinx IP核的具体分析，但我就是理解不了这个概念的本质，还望明白的网友留言指点！在些谢过！
4）Xilinx提供的IP核：DDS Complier
注意到有两个参数System Parameters：
Spurious Free Dynamic Range，无杂散动态范围，这个值直接影响到输出的正余弦的位数，这个可以这样来估计，若正余弦位数要求为n位，则这里的值应是（6*n-6,6*n】，其中（代表开区间，而】代表闭区间。这个6大概是这样子计算来的，每差一位，幅度变化一倍，即20*log10(2)=6.0206dB。其实也可以按量化误差来估算这个值，若按n位有符号数量化，则量化误差为20*log10(2*A/2^n /2/ 2*A)，这个式子分解开这么理解，2*A/2^n是将-A~+A范围量化成了2^n份，而量化误差则为其一半，所以再除以2，然后要计算除以2*A，则代表二者的比值取log后则转化为dB了。
Frequency Resolution，频率分辨率，这个值直接影响到相位累加器的位数，即IP核的DATA输入项，这个可以这样估计，根据前面填的System Clock的值fsys，若要求这里是n位，则频率分辨率在【fsys/2^n,fsys/2^(n-1)），括号的意义与前面相同。
此博文作为本人对DDS认识路上的一点记录，有了更深的理解随时来更新！