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FPGA 使用Active-HDL仿真时出现Cannot access SLP signal `/clk'. Use switch +access +r for this region.

如题# KERNEL: Warning: Cannot access SLP signal `/clk'. Use switch +access +r for this region.
解决方法：

 FPGA 使用Active-HDL仿真时出现Cannot access SLP signal `/clk'. Use switch +access +r for this region._第1张图片

如图在读写 添加上 使用 某个信号所在的单元模拟过程即可 clk 咋 modelsimteatdram中.

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