实现FPGA Verilog HDL与NIOS II的通信数据交换——利用PIO实现通信

这种方法比较简单，好理解，需要注意的一个地方是PIO的设置，如果是NIOS需要输出信号就讲信号设置为输出，如果需要接受其它Verilog模块的信号就设置为输入，但是中断不能勾选，否则会出现问题，本人就是勾选了中断，导致浪费了很多时间。

最后的效果如下：

Verilog模块与软核相连即可。

NIOS中读取输入端口的值函数为

flag = IORD_8DIRECT(KEY_BASE, 0);