S5PV210时钟体系框图详解

《朱老师物联网大讲堂》学习笔记

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发两张图先

这两张图就是一个时钟体系框图，

两张图是一个渐进的关系，

第一张是整体时钟来源，

第二张是各个外设，或者说是各个模块的更进一步，更加细分的时钟来源。

从左到右，依次完成了这些操作，

原始时钟生成，

PLL倍频，得到高频时钟，

初次分频，得到各总线始终。

第二张图，是从各中间时钟，也就是第一张图某个步骤生成的时钟，

到各个外设自己使用的时钟，

实际上就是各个外设自己再额外分频的设置。

MUX是多选一开关，记住是多选一啊！

就是一个或门，实际对应某个寄存器某几个bit位的设置。

DIV就是分频器，是一个硬件设备，可以对图中左边的频率进行N分频。

在数据手册中，

寄存器中的clock source x 就是在设置MUX开关，

寄存器中的clock divider control就是设置分频器中的系数。

说明一下：

XOM[0] 这个地方，就好像我们的拨码开关，

默认应该是1，所以那里是XusbXTI。