xilinx 下调用锁相环IP出错

使用ISE 自带的仿真软件 或者modelsim 仿真软件 （测试文件右击---design properties--可以选择你想用的仿真工具），都会存在以下问题：

1、生成  .XCO文件之后，直接生成该IP文件的测试文件，可以仿真成功。（这里显示，端口的名字都是大写）

2、生成  .XCO文件之后，再新建一个原理图文件（做为顶层文件），将这个.XCO文件拖到原理图文件中（在symbols 下，选择该工程，就会显示.XCO的原理图文件，此时发现，所有的端口名字都是小写）。语法检查没有出错，开始仿真的时候，总是提示以下错误：

 

ERROR:HDLCompiler:25 - "F:/liulu/project/fpga_project/test/mypll3/mypll.vf" Line 32: Module <pllip> does not have a port named <clk_in1>.

ERROR:HDLCompiler:25 - "F:/liulu/project/fpga_project/test/mypll3/mypll.vf" Line 33: Module <pllip> does not have a port named <reset>.

ERROR:HDLCompiler:25 - "F:/liulu/project/fpga_project/test/mypll3/mypll.vf" Line 34: Module <pllip> does not have a port named <clk_out1>.  

注：<pllip>  是我调用IP核的文件，clk_in1、reset、clk_out1 是IP核自动生成的端口，为什么总提示在PLLIP中，没有该端口呢？

问题分析：为什么.XCO文件中的端口名字是大写，而生成的原理图文件中就是小写，所以，我把原理图文件（顶层文件）中，关于锁相环的实例调用，

   pllip  XLXI_1 (.clk_in1(clkin),
                           .reset(rst),
                          .clk_out(clkout),
                          .locked(locked));

改为

   pllip  XLXI_1 (.CLK_IN1(clkin),
                           .RESET(rst),
                          .CLK_OUT1(clkout),
                          .LOCKED(locked));

仿真就可以通过！