modelsim 仿真 altera IP核（ROM,RAM实例）

转自：http://blog.sina.com.cn/s/blog_3f8b06cc01015gqn.html 

一、Quartus2中内嵌的Simulator与ModelSim仿真的差异？
Quartus2中内嵌的Simulator也可以进行仿真，它可以分为两种模式，Functional与Timing。但是这里的Functional是基于门级网表的功能仿真，并不是HDL级的功能仿真。

二、第三方EDA工具不支持bdf文件怎么仿真？
首先需要将.bdf原理图文件转换为Verilog HDL等第三方EDA工具所支持的标准描述文件。在Quartus下，保持*.bdf为活动窗口状态，运行[File]/[Create/Update]/[Create HDL Design File for Current File]命令，在弹出窗口选择文件类型为Verilog HDL，即可输出*.v顶层文件。

三、如何在ModelSim中仿真Altera IP宏？
Altera的基本宏功能的功能（行为）仿真模型在Quartus工具安装目录下的"eda\sim_lib"目录中：
    Verilog HDL语言的仿真库文件为220model.v和altera_mf.v;
    VHDL语言的仿真库文件为220pack.vhd、220model.vhd、altera_mf.vhd和altera_mf_components.vhd。
仿真时把相关库文件加到工程中去就行了。

 

四、modelsim不支持Quartus的mif文件，须用hex文件

 

 

实例：

小实验：添加一个ROM，一个RAM，从ROM读16个数据，之后发给RAM，再从RAM中读取16个字节显示.(显示未截图)

仿真如下：

其中，第一栏为顶层输入输出，第二栏为ram输出，第三栏为rom，第四栏为控制部分。

 

Quartus仿真结果如下：