Verilog语法之条件编译`ifdef， `ifndef，`else， `elsif， `endif
文章目录目录文章目录概要整体架构流程技术名词解释技术细节小结概要主要分享条件编译语句的用法整体架构流程C语言中的每一行代码都要参加编译。但有时候出于对程序代码优化的考虑，希望只对其中一部分内容进行编译，此时就需要在程序中加上条件，让编译器只对满足条件的代码进行编译，将不满足条件的代码舍弃，这就是条件编译（conditionalcompile）。到FPGA的开发，其条件编译可以通俗的理解为，根据条件