《Verilog

FPGA小白到项目实战：Verilog+Vivado全流程通关指南（附光学类岗位技能映射）

FPGA小白到项目实战：Verilog+Vivado全流程通关指南（附光学类岗位技能映射）引言：为什么这个FPGA入门路线能帮你快速上岗？

阿牛的药铺·2025-07-12 18:06

FPGA 设计中的 “Create HDL Wrapper“ 和 “Generating Output Products“ 的区别

CreateHDLWrapper(创建HDL包装器)目的：为顶层设计模块（通常是BlockDesign/IPIntegrator设计）创建一个HDL包装文件功能：将图形化/框图设计的BlockDesign转换为可综合的HDL代码（Verilog

行者..................·2025-07-12 13:02

SystemVerilog LRM 学习笔记 -- clocking块

1clocking...endclocking块clocking块是SV新feature，主要是为了更好解决testbench和DUT之间的timing和同步建模的问题，可以使user基于clockcycle在更高的抽象层次上写testbench(如“##3”，表示三个clock)。clocking只能在module/interface/checker/program中声明，不能在function

·2025-07-10 06:21

system Verilog：clocking中定义信号为input和output的区别

在SystemVerilog中，clocking块用于定义时钟块，这通常用于描述时钟边缘和同步的输入/输出行为，特别是在测试平台和硬件接口描述中。

加载-ing·2025-07-10 06:19

基于FPGA的二维FFT实现

经过Verilog编程和Modelsim仿真测试

廉连曼·2025-07-10 05:47

基于FPGA的Verilog电子密码锁设计资源文件：为安全而生，智控锁码

基于FPGA的Verilog电子密码锁设计资源文件：为安全而生，智控锁码【下载地址】基于FPGA的Verilog电子密码锁设计资源文件基于FPGA和Verilog语言设计的电子密码锁项目，提供完整的硬件设计原理图

·2025-07-10 05:47

[SystemVerilog] Clocking

SystemVerilogClocking用法详解SystemVerilog的clocking块（ClockingBlock）是一种专门用于定义信号时序行为的构造，主要用于验证环境（如UVM）中，以精确控制信号的采样和驱动时序

S＆Z3463·2025-07-10 05:46

【Verilog】parameter、localparam和 `define的区别

在Verilog中，parameter、localparam和`define都用于定义常量，但它们在作用域、可配置性和处理阶段上有着重要区别。理解这些差异对于编写高质量的Verilog代码至关重要。

kanhao100·2025-07-06 02:13

Verilog 语法知识1

VerilogHDL的基本语法11.变量：变量即在程序运行过程中其值可以改变的量,在VerilogHDL中变量的数据类型有很多种wire型wire型数据常用来表示用于以assign关键字指定的组合逻辑信号

·2025-07-05 15:27

basic verilog 语法--FPGA入门1

1,Assign语法Assignisonlyforwiretypevarity;1.1definemodulemain(inputclkIn,//50M,20nsinputspi_clk,inputspi_mosi,inputspi_cs,inputreset_FPGA,outputwireout_LD_PULS_trig_Out//LDtrigout)1.2assignout_LD_PULS_t

Kent Gu·2025-07-05 15:27

Verilog 语法介绍 4

#记录一些语法、概念、编译方法#目录iverilog编译参数：iverilog进行多文件编译：gtkwavewave.vcd.tclverilog如何debuglatch和Flip-flop同步信号、异步信号

·2025-07-05 15:56

Verilog HDL基础语法1-1

一、语法特点及规则①Verilog采用模块化结构，数据类型和变量、基本运算符等基本语法，语法类型和C语言很相似。

酱酱酱酱酱·2025-07-05 15:54

Verilog取绝对值代码设计

取绝对值的时候肯定都是针对有符号数来取的，然后存入无符号数中。对于有符号数在寄存器中的存储，是默认最高位为符号位，低位为数据位（正数源码，负数补码），对于正数，我们可以直接将数据赋给无符号寄存器（这个寄存器的位宽至少要大于或等于数据位）。而对于负数，我们需要对数据位取反加一，然后将数据赋给无符号寄存器。有的时候我们的这个无符号寄存器位数比较大的时候，若数据位负数，可以直接将有符号寄存器直接不考虑符

幸运学者·2025-07-05 05:12

【教程4＞第7章＞第26节】基于FPGA的RS(204,188)译码verilog实现10——RS译码模块整体实现与性能仿真评估

本课程学习成果预览目录1.软件版本2.RS译码模块整体实现介绍2.1伴随式计算（SyndromeCalculation）2.2擦除位置处理（ErasureHandling）2.3多项式乘法（PolynomialMultiplication）2.4欧几里得算法（EuclideanAlgorithm）2.5钱搜索（ChienSearch）3.RS译码模块整体FPGA实现4.RS译码仿真测试5.视频操作

fpga和matlab·2025-07-04 01:40

呼吸灯 verilog FPGA 基础练习8

呼吸灯verilogFPGA基础练习8发现问题，用技术解决问题。兴趣是自己的源动力!

cycf·2025-07-03 21:43

DS18B20温度传感器的Verilog初始化程序实战指南

本文还有配套的精品资源，点击获取简介：DS18B20是一款适用于宽温度范围的高精度数字温度传感器，采用Verilog语言实现其初始化程序，以便能够正确地在系统中运行。

北海有座岛·2025-07-01 21:19

verilog ascii码 0-99翻译成16进制数

VerilogASCII码转16进制数(0-99)moduleascii_to_hex(inputclk,inputrst_n,input[7:0]ascii_high,//十位数的ASCII码input

LEEE@FPGA·2025-06-29 23:22

【数字IC前端笔试真题精刷（2022.7.28）】芯动——数字IC验证工程师（1号卷-验证）

笔试时间：2022-7-28；题目类型：不定项（10x1’=10’）【错选不得分，少选得1/3分】问答（9x10’=90’）文章目录不定项1、(单选)在verilog语言中，a=4'b1011，那么&a

ReRrain·2025-06-28 02:58

FPGA(现场可编程门阵列)是什么？

以下是通俗易懂的解析：⚙️术语拆解Field-Programmable（现场可编程）：芯片出厂后，用户可通过硬件描述语言（如Verilog/VHD

Yashar Qian·2025-06-27 20:16

FPGA与Verilog实现的Cordic算法测试项目

本文还有配套的精品资源，点击获取简介：Cordic算法是一种在FPGA和Verilog硬件描述语言中实现高效的数值计算技术，它简化了硬件资源需求，特别适合资源有限的嵌入式系统。

weixin_42668301·2025-06-27 04:01

【教程4＞第7章＞第23节】基于FPGA的RS(204,188)译码verilog实现7——欧几里得迭代算法模块

目录1.软件版本2.RS译码器逆元欧几里得算法模块原理分析3.RS译码器逆元欧几里得算法模块的verilog实现3.1RS译码器逆元欧几里得算法模块verilog程序3.2程序解析欢迎订阅FPGA/MATLAB

fpga和matlab·2025-06-26 20:29

Vitis HLS 学习笔记--hls::stream（理解串流：基础）

它类似于C++标准库中的std::stream，但是专门设计用于硬件描述语言（如Verilog或VHDL）中的数据流。

hi94·2025-06-26 16:30

SPI代码详解FPGA-verilog部分（FPGA+STM32）（一）

声明：本篇文章面向在已对SPI的四种时序有所了解的人我们采用SPI3模式以及将FPGA作从机，STM32作主机的方式讲解，在STM32控制部分采用的是半双工模式，但其实半双工与全双工区别不大，稍加修改即可本文章属于SPI的升级版，将原本的片选线CS_N再多加一根，变成spi_cs_cmd和spi_cs_data，当spi_cs_cmd拉低的时候表示传送的是命令（命令只由单片机发送），当cs_dat

MinJohnson·2025-06-24 18:02

FPGA基础 -- Verilog 锁存器简介

由浅入深地讲解Verilog中的锁存器（Latch）**，包括：什么是锁存器（定义与作用）锁存器的分类（透明锁存器vs边沿触发器）Verilog中锁存器的建模方式锁存器与触发器的区别锁存器的时序特性与设计陷阱实际应用与避免锁存器的最佳实践综合工具识别锁存器的方式与调试技巧一

sz66cm·2025-06-24 11:20

FPGA基础 -- Verilog 竞争/竞态（Race Condition）

一、什么是“竞争/竞态（RaceCondition）”？概念说明典型后果信号竞争（GlitchRace）由两条或多条逻辑路径传播延迟不同导致。同一时刻从不同路径到达的电平先后顺序不可预知，产生毛刺或错误翻转。硬件级：产生额外脉冲，触发错误状态或计数。事件竞争/仿真竞态（SchedulingRace）仿真器在同一个时刻deltacycle内对同一变量存在多个驱动且调度顺序不确定（典型如=阻塞赋值）。

·2025-06-24 11:20

实现SystemVerilog动态进程的互斥访问

SystemVerilog标准提供了内置的semaphore类来实现互斥访问，看起来是个不错的解决方案。

iccnewer·2025-06-22 22:09

FPGA基础 -- Verilog 的值变转储文件（VCD：Value Change Dump）

Verilog的“值变转储文件（VCD：ValueChangeDump）”，这是一项在仿真调试中至关重要的技术，可以帮助你“看见”RTL中每个信号随时间的变化过程。

sz66cm·2025-06-22 01:27

FPGA基础 -- Verilog 的属性（Attributes）

Verilog的属性（Attributes）的系统化培训内容，适用于希望深入理解属性如何在综合、仿真和工具指示中使用的专业工程师。

sz66cm·2025-06-22 00:24

System-Verilog 实现DE2-115 流水灯

文章目录一、什么是SystemVerilog二、代码实现实现结果一、什么是SystemVerilogSystemVerilog是一种硬件描述语言(HDL)，它用于设计和验证电子系统，特别是在集成电路(IC

qwert_qqq·2025-06-22 00:23

在 DE2-115 开发板上使用 Chisel 编写流水灯程序

在DE2-115开发板上使用Chisel编写流水灯程序步骤1：打开QuartusII软件步骤2：编写Verilog代码步骤3：配置项目步骤4：分配引脚步骤5：编译项目步骤6：下载比特流到FPGA步骤7：

奈一410·2025-06-22 00:52

实验报告：在DE2-115开发板上使用SystemVerilog编写流水灯程序

在DE2-115开发板上使用SystemVerilog编写流水灯程序1.实验目标本实验旨在通过使用SystemVerilog重新设计和实现流水灯程序，并在DE2-115开发板上进行验证。

追寻自己521·2025-06-22 00:52

FPGA基础 -- Verilog 共享任务（task）和函数（function）

Verilog中共享任务（task）和函数（function）的详细专业培训，适合具有一定RTL编程经验的工程师深入掌握。

sz66cm·2025-06-21 17:36

FPGA基础 -- Verilog语言要素之整型数、实数、字符串

✅一、整型数（Integer）Verilog中的整型值支持如下几种方式表达：1.常规整数格式（literal）10//默认十进制8'd10//8位的十进制108'b1010//8位的二进制8'o12//

sz66cm·2025-06-21 11:27

FPGA verliog语言学习日志

1.什么是verilog语言VerilogHDL（HardwareDescriptionLanguage）是一种用于电子系统设计和建模的硬件描述语言。

藏进云的褶皱·2025-06-21 02:34

FPGA基础 -- Verilog语言要素之标识符

一、什么是标识符（Identifier）在Verilog中，标识符是用户定义的名字，用于标识模块、变量、端口、函数、任务、参数、宏定义等各种语言要素。

sz66cm·2025-06-21 02:02

《FPGA开发-1-verilog基本语法》

FPGA一般由verilog和VHDL语言开发，但由于verilog与C语言语法相像，更容易让初学者快速掌握这门语言，于是在应用宽度方面是verilog更胜一筹，但VHDL最初是用于军方产品的开发语言，

livercy·2025-06-20 09:29

FPGA基础 -- Verilog函数

Verilog函数（function）目标：让具备一般RTL经验的工程师，系统掌握Verilog函数的语法、约束、可综合写法以及在实际项目中的高效用法，为后续SystemVerilog及HLS设计奠定基础

sz66cm·2025-06-20 09:58

FPGA基础 -- Verilog 概率分布函数

Verilog概率分布函数（PDF,ProbabilityDistributionFunction）。

sz66cm·2025-06-20 09:58

FPGA基础 -- Verilog 禁止语句

关于Verilog中“禁止语句”的详细培训讲解**，结合可综合设计与仿真行为的角度，深入讲解Verilog中的“禁止类语句”（即综合时应避免或仅用于仿真的语句）：一、Verilog中的“禁止语句”概念所谓

·2025-06-20 08:25

FPGA基础 -- Verilog 结构建模之模块实例引用语句

Verilog结构建模中的“模块实例引用语句（ModuleInstantiation）”，包括语法规则、实例化方式、实例参数配置（parameter）、多实例管理、跨文件引用、顶层集成策略等方面，帮助你在实际

sz66cm·2025-06-19 19:25

FPGA基础 -- Verilog 结构建模之未连接的端口

Verilog中结构建模时未连接的端口（UnconnectedPorts），包括：什么是未连接端口如何显式地忽略端口连接实际使用场景工具综合与仿真中的注意事项未连接端口的工程规范建议一、什么是“未连接的端口

sz66cm·2025-06-19 19:25

FPGA基础 -- Verilog 结构建模之端口

Verilog结构建模中端口的由浅入深培训讲解，适合从初学者到工程实践者逐步理解使用Verilog的结构化设计思想中的“端口声明与连接”。一、什么是结构建模？

sz66cm·2025-06-19 19:25

FPGA基础 -- Verilog行为建模之循环语句

行为级建模（BehavioralModeling）是VerilogHDL中最接近软件编程语言的一种描述方式，适用于功能建模和仿真建模的初期阶段。

sz66cm·2025-06-19 19:55

FPGA基础 -- Verilog 数据流建模

一、数据流建模概念简介（初级）1.什么是数据流建模？数据流建模是一种使用并行赋值语句（assign）来表达布尔逻辑或组合逻辑行为的建模方式。它强调信号之间的逻辑数据依赖关系，而不明确指定信号何时更新（不使用时钟）。特点：面向组合逻辑，不依赖时钟；高度抽象，更关注表达式而非行为顺序；使用assign语句进行建模。2.基础语法assigny=a&b;assignz=(a|b)&c;上面两个assign

·2025-06-19 19:25

FPGA基础 -- Verilog 数据流建模之幅值比较器

一、什么是幅值比较器（MagnitudeComparator）？幅值比较器用于比较两个数的大小关系，输出三种可能的状态：A>BA==BABeq:A==Blt:A、B);assigneq=(A==B);assignlt=(AB);assigneq=(A==B);assignlt=(Athreshold);流水线排序比较器assignswap=(a>b);assignmax=swap?a:b;assi

sz66cm·2025-06-19 19:25

FPGA基础 -- Verilog行为级建模之initial语句

Verilog中的initial语句块，这是行为级建模与testbench构建中非常关键的结构之一。一、什么是initial语句块？

sz66cm·2025-06-19 19:25

第四篇 Verilog HDL入门-行为级建模

一、过程语句使用中需要注意的问题在信号定义形式方面，无论是对时序逻辑还是组合逻辑描述，Verilog要求在过程语句（initial和always）中，被赋值信号必须定义为reg类型。

·2025-06-19 19:25

FPGA基础 -- Verilog 行为级建模之过程性结构

Verilog中的“过程性结构（ProceduralConstructs）”**，这是行为级建模的核心内容之一。

sz66cm·2025-06-19 19:49

new()和new[]有什么区别？

inta[];//声明动态数组initialbegina=new[3];//为动态数组分配3个元素foreach(a[i])a[i]=i;//元素初始化end2、new()用在systemverilog

·2025-06-19 17:08

《从零掌握MIPI CSI-2: 协议精解与FPGA摄像头开发实战》-- 实战基于CSI2 Rx 构建高性能摄像头输入系统

一、系统架构设计（四大核心模块）1.MIPICSI-2接收层verilog//D-PHY接收器关键代码moduledphy_rx(

GateWorld·2025-06-19 12:30

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