学习使用Vivado和SDK进行Xilinx ZYNQ FPGA开发 | (十二)Verilog程序设计举例 | 2023.11.6/星期一/天气晴
系列文章目录专栏系列文章:学习XilinxZYNQFPGA开发文章目录系列文章目录摘要一、设计思路二、创建Verilog源文件三、编写Verilog源程序或门模块my_or2.v半加器模块h_adder.v全加器模块f_adder.v四、仿真五、查看RTL分析摘要在上一次的学习内容《Vivado建立工程》的基础上,我已经有一个工程了,现在以1位全加器的设计过程来举例说明VerilogHDL程序的设