【芯片设计- RTL 数字逻辑设计入门 4.1 -- verilog 组合逻辑和时序逻辑延时比较】
文章目录Overview时间线简单示意Overview我们来详细分析下面这段RTLCode,sbcs_sbbusy为什么会比sbcs_sbbusy_nx慢一拍(晚一个时钟周期变化)。assignsbcs_sbbusy_nx=set_sbcs_sbbusy;always@(posedgeclkornegedgedmi_resetn)beginif(!dmi_resetn)beginsbcs_sbbu