问题始末：笔者在完成一块PCB设计的时候，添加了一个过孔矩阵——用于芯片底部地与bottom地相连，添加后导出光绘文件能够导出，有warnings也没有在乎，检查PCB时也没有图2中的DRC报错，于是造成了PCB图有问题的情况。图1：有明显短路、DRC检测到了但没有在图中标出的情况图图2：有明显短路、DRC检测到了并正常标出的PCB图图3：allegro输出光绘文件时产生的warning图图4BO

原文地址::http://www.21ic.com/app/power/201106/86955.htm摘要：信号完整性问题已成为当今高速PCB设计的一大挑战，传统的设计方法无法实现较高的一次设计成功率，急需基于EDA软件进行SI仿真辅助设计的方法以解决此问题。在此主要研究了常见反射、串扰、时序等信号完整性问题的基础理论及解决方法，并基于IBIS模型，采用Ca-dence_Allegro软件的Sp

使用Allegro进行PCB设计时，有时需要更改丝印的大小及粗细，进行这些操作的具体方法如下。更改字体的大小菜单栏选择Edit-->Change，右侧弹出Options选项，选择Class:Newsubclass=RefDes:Silkscreen_Top，设置Textblock，后面的数字代表字号的大小，如下图。在Find选项中单选Text项，方便丝印选择。设置好之后，在绘图区点选丝印可单独修改

按照《Cadence高速电路板设计与仿真》（第5版）9.2节的输入网络表操作，无法正确导入网络表，原因是封装库路径没有设置，具体的设置方法如下。选择Setup->UserPreferences，弹出UserPreferencesEditor对话框，点击Paths前面的‘+’号展开，再点击Library，需要设置其中三个参数，将封装库添加到目录下，如下图所示。参考链接：http://wenku.ba