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FPGA学习记录
【演奏的船长】数据分析
学习记录
W11——关于指标的定义
本周主要进行数据分析比赛,未思考更多,仅整理几个基本概念:原子指标:描述业务、产品的最小数据单元,比如一条条原始记录衍生指标:某个度量结合在某个维度下的聚合值,主要是为了提升复合指标运算效率和便于分析;复合指标:根据CSF(关键成功因素)拆解出的关键衡量基准,衍生指标计算后结果。CSF(关键成功因素):对企业成功起作用的战略目标的定性描述。
演奏的船长
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2024-02-20 13:20
基于
FPGA
的I2C接口控制器(包含单字节和多字节读写)
1、概括 前文对IIC的时序做了详细的讲解,还有不懂的可以获取TI的IIC数据手册查看原理。通过手册需要知道的是IIC读、写数据都是以字节为单位,每次操作后接收方都需要进行应答。主机向从机写入数据后,从机接收数据,需要把总线拉低来告知主机,前面发送的数据已经被接收。主机在读取从机数据后,如果还需要继续读取数据,就要对从机做出应答,否则不应答。 另一个需要注意的是数据在时钟的低电平中间进行赋值,
电路_fpga
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2024-02-20 12:51
FPGA
FPGA基础模块
fpga开发
【
FPGA
开发】HDMI通信协议解析及
FPGA
实现
本篇文章包含的内容一、HDMI简介1.1HDMI引脚解析1.2HDMI工作原理1.3DVI编码1.4TMDS编码二、并串转换、单端差分转换原语2.1原语简介2.2原语:IO端口组件2.3IOB输入输出缓冲区2.4并转串原语`OSERDESE2`2.4.1`OSERDESE2`工作原理2.4.2`OSERDESE2`级联示意图2.4.3`OSERDESE2`工作时序图2.4.4`OSERDESE2`
Include everything
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2024-02-20 12:51
FPGA开发
fpga开发
FPGA
时钟资源与设计方法——IO延迟约束(Vivado)
只能分析内部的时序信息,对于外部的时序信息Vivado无法提供,在设计中要精确建模外部时序信息,必须为输入和输出端口提供输入输出延迟信息,而I/O延迟约束就是告知XilinxVivado集成设计环境(IDE)
FPGA
CWNULT
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2024-02-20 12:19
fpga开发
Xilinx(AMD) 7系列
FPGA
配置引脚说明
xilinx7系列
FPGA
配置引脚下表详细描述了xilinx7系列
FPGA
所有配置引脚及其功能。
CWNULT
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2024-02-20 12:19
加载配置篇
fpga开发
【
FPGA
】高云
FPGA
之数字钟实验->HC595驱动数码管
高云
FPGA
之IP核的使用1、设计定义2、设计输入2.1数码管译码显示2.274HC595驱动2.3主模块设计3、分析和综合4、功能仿真6.1hex8模块仿真6.2HC595模块5、布局布线6、时序仿真
凉开水白菜
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2024-02-20 12:18
FPGA
fpga开发
高云
嵌入式 系统 开发 - 第一件事 “搭开发环境”
无论是对DSP,
FPGA
,或其他可编程芯片开发都要“搭开发环境”:懒得写太多字,画个图来扯淡吧!看看实际怎么搞的:)这张照片仅仅是老哥自己的一个DSP开发实际连结的搞法儿啊,上面的图是一个通用说明。
FOOLCODE
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2024-02-20 12:42
DSP
数字信号处理芯片应用
FPGA
现场可编程门阵列芯片应用
fpga开发
FPGA
时钟资源与设计方法——时钟抖动(jitter)、时钟偏斜(skew)概念讲解
目录1时钟抖动(clockjitter)2时钟偏斜(clockskew)1时钟抖动(clockjitter)时钟抖动(Jitter):时钟抖动指的是时钟周期的不稳定性,即:时钟周期随着时间发生变化。时钟抖动是由于晶振本身稳定性导致的,跟晶振本身的工艺有关,所以在设计中无法避免它能带来的影响,通常只能在设计中留有一定的余量。2时钟偏斜(clockskew)时钟偏斜(skew):时钟偏斜指电路中源时钟
CWNULT
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2024-02-20 12:40
fpga开发
jQuery怎样获得内容和属性?
(依旧是
学习记录
,慢慢补充)一、获得内容-text()、html()以及val()三个简单实用的用于DOM操作的jQuery方法:text()-设置或返回所选元素的文本内容html()-设置或返回所选元素的内容
汓㸓
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2024-02-20 12:01
jquery
前端
javascript
Substrate
学习记录
(四):win10 下 vscode 运行编译 rust 并连接子系统 ubuntu 终端
win10下vscode运行编译rust并连接子系统ubuntu终端一、vscode搭建rust环境二、使用Debug三、vscode连接子系统ubuntu终端三、BUG一、vscode搭建rust环境找到vscode的extensions加入rust:具体使用功能在上面有给出,自行阅读文档:依据Quickstart执行相关步骤。rust使用cargo在终端执行:至此rust已可通过终端在vsco
迷茫的九九
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2024-02-20 11:29
实习记录
linux
windows
10
rust
vscode
ubuntu
【强化学习】day1 强化学习基础、马尔可夫决策过程、表格型方法
写在最前:参加DataWhale十一月组队
学习记录
【教程地址】https://github.com/datawhalechina/joyrl-bookhttps://datawhalechina.github.io
宏辉
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2024-02-20 09:32
强化学习
python
算法
强化学习
2019-08-16 每日10分钟商务英语口语--
学习记录
(会议总结)
Thanksverymuchforyourparticipation.谢谢大家的参与!必备词1.participation/pɑr,tɪsɪ'peʃən/n.参与,分享2.nutshell概括3.carryontheproject执行计划4.goover重温5.carryout完成6.highlightedspot重点7.elevatetheissuetosb.把问题提交给某人8.cometoac
魔君BYL
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2024-02-20 09:27
VPX信号处理卡设计原理图:9-基于DSP TMS320C6678+
FPGA
XC7V690T的6U VPX信号处理卡 信号处理 无线电通信
板卡采用一片TIDSPTMS320C6678和一片Xilinx公司Virtex7系列的
FPGA
XC7V690T-2FFG1761I作为主处理器,Xilinx的AritexXC7A200T作为辅助处理器。
hexiaoyan827
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2024-02-20 08:53
fpga开发
VPX信号处理卡
信号处理
无线电通信领域
固态硬盘存储
中科大计网
学习记录
笔记(十三):UDP 套接字编程 | 传输层概述和传输层的服务
前言:学习视频:中科大郑烇、杨坚全套《计算机网络(自顶向下方法第7版,JamesF.Kurose,KeithW.Ross)》课程该视频是B站非常著名的计网学习视频,但相信很多朋友和我一样在听完前面的部分发现信息量过大,有太多无法理解的地方,在我第一次点开的时候也有相同的感受,但经过了一段时间项目的学习,对计网有了更多的了解,所以我准备在这次学习的时候做一些记录并且加入一些我的理解,希望能够帮助到大
*Soo_Young*
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2024-02-20 07:11
计算机网络
学习
笔记
udp
计算机网络
网络协议
tcp/ip
网络
CPU,GPU,ASIC和
FPGA
简介
在这个数字时代,了解CPU、GPU、ASIC和
FPGA
之间的区别对于优化整体性能至关重要。
audrey-luo
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2024-02-20 05:17
服务器
DPU技术的进步:赋予未来创新力量
随着云计算和虚拟化技术的发展,网卡在功能和硬件结构方面也经历了四个阶段,即网卡、智能网卡、基于
FPGA
的DPU和DPUSoC网卡。
audrey-luo
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2024-02-20 05:47
人工智能
网络
服务器
运维
AIGC
Vuex
学习记录
目录一、Vuex概述1.1Vuex是什么1.2使用Vuex统一管理的好处1.3什么样的数据适合存储在Vuex中二、Vuex的基本使用2.1创建Vuex项目视图式(版本:vue3+vuex4)命令式(版本:vue2+vuex3)可自定义选择版本三、Vuex的核心概念3.1核心概念概述3.2State组件访问State中数据是第一种方式:组件访问State中数据是第二种方式:3.3Mutation触达
娃哈哈哈哈呀
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2024-02-20 05:41
Vue
学习
前端
javascript
vue.js
Python
学习记录
——사 运算符
目录1、算术运算符2、赋值运算符3、复合赋值运算符4、比较运算符5、逻辑运算符1、算术运算符+-*/除//整数,取商%取模,也是取余,取除后的余数**指数,幂运算()()高于**高于*///%高于+-2、赋值运算符=,既可以单变量,也可以多变量赋值,比如a,b,v,d=3,g=e=r=17,也可以同时赋值多个变量3、复合赋值运算符+=、-=、*=、/=、//=、%=、**=复合和其它同在时,先算复
咬光空气
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2024-02-20 04:56
Python学习
python
开发语言
后端
【笔记】边角料
学习记录
1、将文本转换为base64编码并保存到文件中:echo"文本内容"|base64>文件路径"文本内容"替换为要编码的文本内容"文件路径"替换为要保存的文件路径2、查看证书的有效期opensslx509-in文件路径-noout-dates需要将证书文件的路径替换为您保存的文件路径将显示证书的起始日期和过期日期3、RASP————————————仅用于本人学习来源:网络
许科大
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2024-02-20 03:16
笔记
Zedboard
学习记录
(一):移植Linaro-ubuntu系统
准备工作:1)启动文件:https://download.csdn.net/download/maochuangan/106892572)ubuntu-linaro系统3)4GB的SD卡4)ZedBoard开发板版本:REV-D5)装有Ubuntu系统的电脑一台(用虚拟机也可以)移植工作:1、将SD卡插到Ubunt电脑中。2、在Linux中进行格式化,并分区。1)在ubuntu系统中搜索disks
为中国IC之崛起而读书
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2024-02-20 02:13
FPGA设计
VIVADO
ZedBoard
FPGA
芯片定义及结构分析
点击蓝字关注我们关注、星标公众号,精彩内容每日送达来源:网络素材ai芯片技术架构有哪些?AI芯片的技术架构可以根据其设计方式和特点进行分类。以下是几种常见的AI芯片技术架构:GPU(图形处理器)架构:GPU最初是用于图形渲染和游戏处理的,但由于其高度并行的特性,逐渐被应用于深度学习计算。GPU架构采用多个计算单元(CUDA核心)进行并行计算,能够高效地执行浮点运算和矩阵计算。NVIDIA的Tens
Hack电子
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2024-02-20 00:43
人工智能
架构
fpga开发
中科大计网
学习记录
笔记(十二):TCP 套接字编程
前前言:大家看到这一章节的时候一定不要跳过,虽然标题是编程,但实际上是对socket的运行机制做了详细的讨论,对理解TCP有很大的帮助;但是由于本节涉及到了大量的编程知识,对于一些朋友来说不是很好理解,所以大家看本节的时候强烈建议结合我的这篇笔记来学习,本篇整理了许多详细的案例和解析,也补充了我自己的理解,导致这篇笔记来到了七千多字,工程量很大,如果这篇文章对你有所帮助别忘了留下你的点赞和关注前言
*Soo_Young*
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2024-02-20 00:40
计算机网络
学习
笔记
tcp/ip
网络协议
计算机网络
网络
手把手教你实现pynq-z2条形码识别
我是雪天鱼,一名
FPGA
爱好者,研究方向是
FPGA
架构探索和SOC设计。关注公众号【集成电路设计教程】,拉你进“IC设计交流群”。
雪天鱼
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2024-02-19 23:55
MySQL
学习记录
——팔 函数
文章目录1、日期函数2、字符串函数3、数学函数4、其它函数1、日期函数//获取日期selectcurrent_date();//获取时间selectcurrent_time();//获取时间戳,格式为日期+时间selectcurrent_timestamp();//获取当前时间,格式为日期+时间selectnow();//获取参数的日期部分selectdate('datetime');//括号内可
咬光空气
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2024-02-19 23:48
MySQL学习
mysql
学习
【经验】STM32的一些细节
我的设计本意是:使用定时器T3以100us的周期来定时发送命令给
FPGA
。由于编码器出结果的最长时间为51us。因此,希望PWM中断要滞后于T3约60us。
梓德原
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2024-02-19 20:50
fpga开发
单片机
stm32
物联网
嵌入式硬件
嵌入式
学习记录
20
标准IO和文件IO的区别:1.标准IO是库函数,是对系统调用的封装2.文件IO是系统调用,是Linux内核中的函数接口3.标准IO是有缓存的4.文件IO是没有缓存的文件IO:1.操作步骤:打开->读/写->关闭2.打开文件:open形式:intopen(constchar*pathname,intflags);intopen(constchar*pathname,intflags,mode_tmo
挽梦422
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2024-02-19 20:33
学习
嵌入式
学习记录
14
一:string.h1.strncpychar*strncpy(char*dest,constchar*src,size_tn)定义一个char*类型的函数;其中dest为复制到这个地址,src为要复制的目标;n为复制src的前n个;nstrlen(src)如果n拷贝够了次数把src全部拷完,到达‘\0’;剩余拷贝统统补0;也就是当*src=='\0'时还有剩余,后面全部补0;2.strncatc
挽梦422
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2024-02-19 20:03
学习
嵌入式
学习记录
16
补:自然边界对齐int--4字节---能被4整除的地址编号上short--2字节---能被2整除的地址编号上char--1字节---能被1整除的地址编号上1.共用体(union)1.1格式:union共用体名{成员列表;//各个变量};//表示定义一个共用体类型注意:1.2.共用体初始化---只能给一个值,默认是给到第一个成员变量的1.3.共用体成员变量辅助共用体用的数据最终存储的---应该是最后
挽梦422
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2024-02-19 20:03
学习
嵌入式
学习记录
17
一,预处理#include#defineN10预处理命令:都是以#开头的1.gcc的编译过程:.c文件//vim编辑的文件A:预处理:把程序中#开头的预处理命令执行了。形成--预处理文件--源代码文件eg:gcc-Emain.c-omain.i.i文件B:编译://编译成汇编文件gcc-Smain.i-omain.sC:汇编//将汇编文件编译成目标文件(机器代码)gcc-cmian.s-omain
挽梦422
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2024-02-19 20:03
学习
嵌入式
学习记录
18
Linux软件编程:1.Linux:操作系统的内核1.管理CPU2.管理内存3.管理硬件设备4.管理文件系统5.任务调度2.Shell:1.保护Linux内核(用户和Linux内核不直接操作,通过操作Shell,Shell和内核交互)2.命令解释器2.1Shell基本命令:1.ls2.cd3.touch/rm4.mkdir/rmdir5.cp6.mv2.2文件查看命令:1.cat查看文件内容(字符
挽梦422
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2024-02-19 20:03
学习
linux
运维
嵌入式
学习记录
8
1.循环中的排序排序一般分为升序和降序;C中排序一般指升序;1.1选择排序:第一个for为趟数,一共要进行几趟下面的程序;然后定义下面应该拿出第几个位置的数;第二个for为次数,拿出第一个位置;不断与后面的数进行比较,在这个位置放置最小的数;而for的作用可以让这个程序依次比较,且以递增的形式进行下去;直至最后一个;得到这个数组最小的数,放置在a[0]处;后回到第一个for依次拿出后面的位置与后面
挽梦422
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2024-02-19 20:02
学习
数据结构
嵌入式
学习记录
11
函数的嵌套调用:特殊的嵌套调用---递归(自己调用自己)递归--就是循环如从1加到100;反着来,直到找到初始值sum(1)=1;再回归得到最终的sum;递推关系:重复的第n项与第n-1项之间的关系;斐波拉契数列前n项之和中:用递归思想:fibo(n)=fibo(n-1)+fibo(n-2);第三项等于前两项个之和;而前n项和:则是sum(n)n>2因为斐波拉契数列前两项均为一;是从第三项开始,所
挽梦422
·
2024-02-19 20:02
学习
嵌入式
学习记录
4
起名的规则见名知意,尽量其起英文名;避免拼音。一般采用驼峰命名法:StudentCount//大驼峰studentCount//小驼峰student_count//内核命名法主页面反应问题:编译时的问题错误---语法错误警告---语法不合适运行时的问题逻辑问题---调整思维不同类型的数据间混合赋值:int=double//高精度给低精度赋值精度丢失(损失)【小数点后精确度损失】double=int
挽梦422
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2024-02-19 20:32
学习
嵌入式
学习记录
19
一.函数接口:1.fwrite形式size_tfwrite(constvoid*ptr,size_tsize,size_tnmemb,FILE*stream);功能:向流中写入nmemb个对象,每个对象size字节大小,在ptr指向的空间中参数:ptr:存放数据空间的首地址size:每个数据对象的大小nmemb:数据对象的个数stream:文件流指针返回值:成功返回写入对象的个数失败返回0读到文件
挽梦422
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2024-02-19 20:54
学习
FPGA
中一些基本概念原理的区分
一、wire型变量与reg变量在Verilog中,wire和reg是两种不同类型的变量,它们有着不同的特性和用途1.1wire变量wire变量用于连接模块中的输入、输出以及内部信号线。它主要用于表示连续赋值的逻辑连接,类似于硬件电路中的导线。wire变量不能在always块或initial块中赋值,它们只能通过连续赋值“assign”语句连接到其他信号,1.2reg变量它主要用于表示时序逻辑中的寄
长安er
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2024-02-19 19:37
fpga开发
AMD
FPGA
设计优化宝典笔记(5)低频全局复位与高扇出
亚军老师的这本书《AMD
FPGA
设计优化宝典》,他主要讲了两个东西:第一个东西是代码的良好风格;第二个是设计收敛等的本质。
徐丹FPGA之路
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2024-02-19 19:36
FPGA
fpga开发
笔记
平时积累的
FPGA
知识点(11)
平时在
FPGA
群聊等积累的
FPGA
知识点,第11期:51可以把dcp文件封装到自己ip里吗?解释:不可以52fifo的异步复位要做异步复位同步释放吗?
徐丹FPGA之路
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2024-02-19 19:06
FPGA
fpga开发
笔记
平时积累的
FPGA
知识点(6)
平时在
FPGA
群聊等积累的
FPGA
知识点,第六期:1万兆网接口,发三十万包,会出现掉几包的情况,为什么?原因:没做时钟约束,万兆网接口的实现,本质上都是高速serdes,用IP的话,IP会自带约束。
徐丹FPGA之路
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2024-02-19 19:05
FPGA
fpga开发
笔记
平时积累的
FPGA
知识点(8)
平时在
FPGA
群聊等积累的
FPGA
知识点,第八期:21FFTIP核有遇到过FFTIP核测量频率不准确的问题吗?大部分情况下都是准的,偶尔偏差比较大,IP核输入的数据用matlab计算出的频率是对的。
徐丹FPGA之路
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2024-02-19 19:05
FPGA
fpga开发
笔记
平时积累的
FPGA
知识点(9)
平时在
FPGA
群聊等积累的
FPGA
知识点,第9期:31ldpc的license是什么?
徐丹FPGA之路
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2024-02-19 19:05
FPGA
fpga开发
笔记
基于飞腾ARM+
FPGA
国产化计算模块联合解决方案
联合解决方案概述随着特殊领域电子信息系统对自主创新需求的日益提升,需不断开展国产抗恶劣环境计算整机及模块产品的研制和升级。特殊领域电子信息系统的自主创新,是指依靠自身技术手段和安全机制,实现信息系统从硬件到软件的自主研发设计、生产、升级、维护的全程可控,其中特殊领域抗恶劣环境计算模块产品的自主创新是其中的重要组成部分。抗恶劣环境计算模块产品的自主研制,不仅要求处理器子系统的自主创新,还要求外围接口
深圳信迈科技DSP+ARM+FPGA
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2024-02-19 19:34
飞腾+FPGA
网络
FPGA
转行ISP的探索之一:行业概览
ISP的行业位置最近看到一个分析,说
FPGA
的从业者将来转向ISP(ImageSignalProcess图像信号处理)是个不错的选择,可以适应智能汽车、AI等领域。
徐丹FPGA之路
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2024-02-19 19:32
FPGA
异构计算
fpga开发
接口隔离原则
算法
FPGA
转行ISP的探索之二:技术路线和概念
ISP领域的概念1相机方面的概念1)DENOISE,图像去噪图像噪声按噪声与信号的关系可分为加性噪声和乘性噪声;按照产生原因可分为外部噪声和内部噪声;按照统计特性可分为平稳噪声和非平稳噪声;平稳噪声基于统计后的概率密度函数又可以分为:高斯噪声、泊松噪声、脉冲噪声、瑞利噪声。图像去噪的算法一般是滤波,比如空域滤波,变换域滤波,机器学习方法等,经常是用OpenCV的代码来写。2)CONTRAST,对比
徐丹FPGA之路
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2024-02-19 19:32
FPGA
异构计算
算法
fpga开发
接口隔离原则
算法
寒假
学习记录
16:Express框架(Node)
后续会补充1.引入express1.先下载express框架创建一个package.json格式的文件,里面写入{"dependencies":{"express":"~4.16.1"//express版本号}}然后打开终端输入npmi2.引入express模块constexpress=require("express");constapp=express();2.使用express监听端口号co
博丽七七
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2024-02-19 19:26
寒假学习记录
学习
express
前端
基于
FPGA
的ECG信号滤波与心率计算verilog实现,包含testbench
目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述4.1ECG信号的特点与噪声4.2
FPGA
在ECG信号处理中的应用4.3ECG信号滤波原理4.4心率计算原理4.5
FPGA
在
简简单单做算法
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2024-02-19 19:07
Verilog算法开发
#
通信工程
fpga开发
ECG信号
滤波
心率计算
fpga
与lvds
低压差分信号LVDS(LowVoltageDifferentialSigna1)是由ANSI/TIA/EIA-644—1995定义的用于高速数据传输的物理层接口标准。它具有超高速(1.4Gb/s)、低功耗及低电磁辐射的特性,是在铜介质上实现千兆位级高速通信的优选方案;可用于服务器、可堆垒集线器、无线基站、ATM交换机及高分辨率显示等等,也可用于通用通信系统的设计。BLVDS(BusLVDS)是LV
fpga和matlab
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2024-02-19 13:37
FPGA
板块10:FPGA接口开发
LVDS
Xilinx
fpga
实现LVDS高速ADC接口
FPGA
的selecteIO非常强大,支持各种IO接口标准,电压电流都可以配置。其接口速率可以达到几百M甚至上千M。使用lvds来接收高速ADC产生的数据会很方便。
Hack电子
·
2024-02-19 13:05
深度学习
人工智能
机器学习
stm32
python
LVDS高速ADC接口, xilinx
FPGA
实现
FPGA
的selecteIO非常强大,支持各种IO接口标准,电压电流都可以配置。其接口速率可以达到几百M甚至上千M。使用lvds来接收高速ADC产生的数据会很方便。
Hack电子
·
2024-02-19 13:05
fpga开发
FPGA
高速接口(LVDS)
目前
FPGA
开发板资料中涉及LVDS通信的方案并不多,但是LVDS实际上有大量的应用,特别是在高速ADC,高分辨率摄像头,液晶屏显示技术等应用领域。所以掌握
LEEE@FPGA
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2024-02-19 13:01
FPGA高速接口开发
fpga开发
LVDS
学习记录
691@spring面试之bean的作用域
Spring为Bean定义了5种作用域,分别为Singleton(单例)、Prototype(原型)、Request(请求级别)、Session(会话级别)和GlobalSession(全局会话)。SingletonSingleton是单例模式,当实例类型为单例模式时,SpringIoC容器中只会存在一个共享的Bean实例,无论有多少个Bean引用它,都始终指向同一个Bean对象。该模式在多线程下
教练 我想学编程
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2024-02-19 13:43
学习
spring
面试
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