FPGA软核

[AXI] AXI Data Width Converter

该IP核专为AXI4和AXI4-Lite协议设计，用于在不同数据宽度的AXI主设备（Master）和从设备（Slave）之间进行数据宽度转换。
S＆Z3463·2025-06-20 17:27

总结FPGA一些知识点

阻塞赋值与非阻塞赋值4.同步复位，异步复位，同步复位异步释放同步复位：异步复位：异步复位同步释放：5.FIFO6.建立时间与保持时间7.时钟抖动与时钟偏移8.锁存器与触发器9.Moore与Meeley状态机10.FPGA
·2025-06-20 16:55

《FPGA开发-1-verilog基本语法》

FPGA一般由verilog和VHDL语言开发，但由于verilog与C语言语法相像，更容易让初学者快速掌握这门语言，于是在应用宽度方面是verilog更胜一筹，但VHDL最初是用于军方产品的开发语言，
livercy·2025-06-20 09:29

FPGA基础 -- Verilog函数

Verilog函数（function）目标：让具备一般RTL经验的工程师，系统掌握Verilog函数的语法、约束、可综合写法以及在实际项目中的高效用法，为后续SystemVerilog及HLS设计奠定基础。1为什么要用函数？设计痛点函数带来的价值重复逻辑：CRC、Parity、优先编码等往往在多个模块出现将共用运算封装为函数，避免复制粘贴，减少Bug概率可读性差：长表达式嵌套写在连线或always
sz66cm·2025-06-20 09:58

FPGA基础 -- Verilog 概率分布函数

Verilog概率分布函数（PDF,ProbabilityDistributionFunction）。一、引言：Verilog语言中的概率建模场景虽然VerilogHDL本身是一种确定性的硬件描述语言，但在仿真验证环境中（尤其是testbench设计中），我们经常需要引入随机性：模拟信号的随机抖动随机输入测试样本（Fuzz测试、随机码流）建立蒙特卡洛模拟（MonteCarlo）功能覆盖率分析中生成
sz66cm·2025-06-20 09:58

FPGA基础 -- Verilog 禁止语句

关于Verilog中“禁止语句”的详细培训讲解**，结合可综合设计与仿真行为的角度，深入讲解Verilog中的“禁止类语句”（即综合时应避免或仅用于仿真的语句）：一、Verilog中的“禁止语句”概念所谓“禁止语句”（或说非综合语句），是指不能被综合工具（如Vivado、Quartus、Synplify）综合到门级电路中，仅用于仿真或调试目的的语法结构。使用这些语句不会被转换为实际的逻辑门或触发器
·2025-06-20 08:25

【透视国家的三维棱镜：技术、制度与文化的解构与重构】

量化指标：研发投入占GDP比重、专利数量、高精尖产业占比隐性成本：技术依赖症（如荷兰病）、创造性破坏带来的社会撕裂技术悖论的双刃性核
·2025-06-20 06:12

C++ 第一阶段 基本语法 - 第三节：输入输出流

错误处理三、cin/cout的高级用法3.1读取整行输入3.2处理非法输入3.3文件流操作四、cin/cout与scanf/printf的性能对比实验4.1实验场景五、选择建议六、总结一、C++输入输出流的核
程序员弘羽·2025-06-20 06:39

探索嵌入式世界的奇妙之旅：基于GEC6818开发板的监控系统和电子相册

这个项目不仅涵盖了电子相册和监控系统的核
石或梓Eliot·2025-06-19 20:59

FPGA基础 -- Verilog 结构建模之模块实例引用语句

Verilog结构建模中的“模块实例引用语句（ModuleInstantiation）”，包括语法规则、实例化方式、实例参数配置（parameter）、多实例管理、跨文件引用、顶层集成策略等方面，帮助你在实际FPGA
sz66cm·2025-06-19 19:25

FPGA基础 -- Verilog 结构建模之未连接的端口

Verilog中结构建模时未连接的端口（UnconnectedPorts），包括：什么是未连接端口如何显式地忽略端口连接实际使用场景工具综合与仿真中的注意事项未连接端口的工程规范建议一、什么是“未连接的端口”？当你例化一个模块时，如果某个端口并不需要使用（例如该模块的调试接口、保留接口、未启用通道），你可以选择不连接这个端口。✅二、未连接端口的写法1.命名连接.port()空写法（推荐）my_mo
sz66cm·2025-06-19 19:25

FPGA基础 -- Verilog 结构建模之端口

Verilog结构建模中端口的由浅入深培训讲解，适合从初学者到工程实践者逐步理解使用Verilog的结构化设计思想中的“端口声明与连接”。一、什么是结构建模？Verilog的三种建模方式包括：行为建模（BehavioralModeling）数据流建模（DataflowModeling）结构建模（StructuralModeling）其中：✅结构建模：更接近电路原理图的写法，将电路划分为多个子模块，
sz66cm·2025-06-19 19:25

FPGA基础 -- Verilog行为建模之循环语句

行为级建模（BehavioralModeling）是VerilogHDL中最接近软件编程语言的一种描述方式，适用于功能建模和仿真建模的初期阶段。在行为级中，循环语句（loopstatements）是常见且重要的控制结构，用于重复执行一段操作。我们从浅到深系统讲解Verilog中的行为级建模循环语句，分为以下几个层次：一、基础循环语句类型总览Verilog提供了以下几种循环语句：语句类型说明repe
sz66cm·2025-06-19 19:55

FPGA基础 -- Verilog 数据流建模

一、数据流建模概念简介（初级）1.什么是数据流建模？数据流建模是一种使用并行赋值语句（assign）来表达布尔逻辑或组合逻辑行为的建模方式。它强调信号之间的逻辑数据依赖关系，而不明确指定信号何时更新（不使用时钟）。特点：面向组合逻辑，不依赖时钟；高度抽象，更关注表达式而非行为顺序；使用assign语句进行建模。2.基础语法assigny=a&b;assignz=(a|b)&c;上面两个assign
·2025-06-19 19:25

FPGA基础 -- Verilog 数据流建模之幅值比较器

一、什么是幅值比较器（MagnitudeComparator）？幅值比较器用于比较两个数的大小关系，输出三种可能的状态：A>BA==BABeq:A==Blt:A、B);assigneq=(A==B);assignlt=(AB);assigneq=(A==B);assignlt=(Athreshold);流水线排序比较器assignswap=(a>b);assignmax=swap?a:b;assi
sz66cm·2025-06-19 19:25

FPGA基础 -- Verilog行为级建模之initial语句

Verilog中的initial语句块，这是行为级建模与testbench构建中非常关键的结构之一。一、什么是initial语句块？✅定义：initial是Verilog中用于在仿真开始时只执行一次的过程性语句块。它在时间0（仿真启动）执行，并按照代码顺序执行，适用于仿真环境中的激励产生、初始化赋值、时序控制等任务。二、基本语法与用法initialbegina=0;b=1;#10a=1;//10n
sz66cm·2025-06-19 19:25

FPGA基础 -- Verilog 行为级建模之过程性结构

Verilog中的“过程性结构（ProceduralConstructs）”**，这是行为级建模的核心内容之一。一、什么是过程性结构（ProceduralConstructs）过程性结构是Verilog中用来描述“按顺序执行”的语句块，通常出现在always或initial块中。与数据流建模（assign）的并行逻辑不同，过程性结构是一种顺序执行的行为描述方式，更贴近软件语言中的过程控制逻辑。二、
sz66cm·2025-06-19 19:49

【图像处理入门】10. 计算机视觉基础：从人脸识别到文档矫正

核
小米玄戒Andrew·2025-06-19 16:26

【面试题001】生产环境中如何排查MySQL CPU占用率高达100%？

可更清楚看到是mysqld）；默认按%CPU排序，看到CPU占用最高的进程判断方法：看是否是mysqld占用了大部分CPU（比如80%+）；如果服务器是多核，CPU总占用可以超过100%（比如300%表示用了3核）
他们都叫我0xCAFEBABE·2025-06-19 16:54

如何搭建一个卓越的 SaaS 平台？

一、前期规划：奠定成功基石（一）精准的市场调研与定位深度洞察市场需求：运用问卷调查、深度访谈以及细致的行业报告研究等手段，深入挖掘不同行业、不同规模企业对软
subuq·2025-06-19 15:22

《从零掌握MIPI CSI-2: 协议精解与FPGA摄像头开发实战》-- 实战基于CSI2 Rx 构建高性能摄像头输入系统

CSI2RxFPGA开发实战：构建高性能摄像头输入系统引言：FPGA在视觉处理中的独特优势FPGA凭借其并行处理能力和硬件级可定制性，已成为实时图像处理的理想平台。
GateWorld·2025-06-19 12:30

T2080开发板--国产高性能嵌入式平台的核心载体

这款由Phytium公司推出的开发板搭载了腾锐D2000系列处理器，采用8核FTC663架构，主频可达2.3GHz，配合天脉3实时操作系统的强实时特性，为国产化自主可控解决方案提供了新的技术路径。
机载总线仿真测试·2025-06-19 10:17

c++面试题(24)-----数组中出现次数超过一半的数字

核
村北头的码农·2025-06-19 09:07

鸿蒙开发者必看：HarmonyOS兼容性测试工具 — 优测云服务平台

作为全栈自研的分布式操作系统，HarmonyOS不仅重构了设备协同逻辑（如分布式软总线2.0技术将跨设备通信延迟降至10毫秒以下），更通过API12+等技术革新重新定义了应用开发范式。
·2025-06-18 14:03

FPGA基础 -- Verilog语言要素之数组

Verilog是一种用于硬件建模的硬件描述语言（HDL），其数组机制不同于软件语言，须考虑硬件资源映射、综合约束、位宽优化等硬件特性。以下是对Verilog中数据类型的数组使用的全面讲解，分为一维数组、二维数组、memory数组、reg与wire中数组的差异、packed与unpacked数组（SystemVerilog）等方面，并指出综合注意事项与最佳实践。一、Verilog数组的分类1.一维数
sz66cm·2025-06-18 13:55

四通道高速数据采集卡（16bits、PCI Express3.0 x8、250MSps、4GB DDR4）

推荐给大家一款南科复华自主研发N-Linx高性能高速数据采集卡，FPGA芯片是基于XILINX公司的KintexUltrascale系列的XCKU060-2FFVA1156I。
·2025-06-18 10:59

黑龙江亿林网络启盛裸金属服务器评测：24 核 32G + 联通千兆共享，高负载业务的新利器

今天，我们就来深入评测一下黑龙江亿林网络的启盛裸金属服务器，看看其24核32G的配置搭配联通千兆共享网络，能为高负
小艺E·2025-06-18 05:58

李晓梅老师在并行算法领域太厉害了，为什么没有评院士？

她为银河-I/银河-II超级计算机研制和数值天气预报、核模拟、石油勘探等领域的向量化应用软件研制，及我国并行计算
好好学习啊天天向上·2025-06-18 02:38

计算机视觉卷积神经网络（CNN）基础：从LeNet到ResNet

计算机视觉卷积神经网络（CNN）基础：从LeNet到ResNet一、前言二、卷积神经网络基础概念2.1卷积层2.1.1卷积运算原理2.1.2卷积核的作用与参数2.2池化层2.2.1最大池化与平均池化2.2.2
xcLeigh·2025-06-18 02:04

明远智睿RK3506开发板：多核异构架构赋能高可靠性工业与商业应用

针对这一趋势，瑞芯微推出的RK3506开发板凭借其创新的三核A7+单核M0多核异构架构、高能低耗设计以及丰富的外设资源，成为电力、工业网关、HMI（人机界面）和商用显示器等领域的理想选择。
riveting·2025-06-17 20:58

入选 ICML 2025，清华/人大提出统一生物分子动力学模拟器 UniSim

分子结构数据上通过去噪+力场混合预训练获得统一的全原子表示模型，基于随机差值（stochasticinterpolant）生成式框架学习分子在长时间步长下的转移向量场（vectorfield），并引入力引导核快速适配不同化学环境
·2025-06-17 20:51

SwinTransformer 改进：结合DLKA与SSPP的模型架构

本文将深入解析一个结合了SwinTransformer、动态大核注意力(DLKA)和空间金字塔池化(SSPP)的创新模型架构。
听风吹等浪起·2025-06-17 18:16

高斯混合模型（Gaussian Mixture Model, GMM）

GMM是一种软聚类方法，与K-Means不同，它不仅能将数据点分配到某个簇，还能给出数据点属于每个簇的概率。1.1核心思想混合模型：GMM认为数据集中的每个数据
爱看烟花的码农·2025-06-17 09:16

FPGA基础 -- Verilog语言要素之编译器指令

Verilog编译器指令说明与实用技巧分享一、编译器指令简介Verilog编译器指令是以反引号（`）开头的语句，不综合进逻辑电路，但在代码预处理阶段由仿真器或综合工具解析。常用于：宏定义与条件编译时间单位控制文件引用与平台适配调试控制与信号声明规范二、常用指令与语法示例1.\define`–定义宏常量或宏函数语法：`define宏名值`define宏函数(a,b)表达式示例：`defineDATA
sz66cm·2025-06-17 07:28

深入分析Tomcat 8与Servlet源代码：架构与实现细节

同时，本课程还将涵盖Servlet规范的核
TEDDYYW·2025-06-17 03:28

跨平台迁移鸿蒙实战：3步构建分布式计算器，手机手表秒级协同！

以下是核心实践要点：理解分布式架构鸿蒙的分布式软总线技术让设备间通信像本地调用一样简单。比如
·2025-06-17 01:37

图像的形态学操作

它们主要基于图像的几何形状进行分析，通过设置形态学核（通
Suniaun原型机·2025-06-17 01:45

Git 提交了错误代码怎么办?

按三种典型场景分类说明：⚠️场景一：风险代码已提交本地但未推送至远程核心操作：gitreset--soft操作流程：定位目标版本：gitlog#查询需回滚的commithash（如`a1b2c3d`）执行软回滚
积跬步DEV·2025-06-16 22:59

OpenHarmony深度解读之分布式软总线：authmanager模块(5)/设备身份认证过程

往期推文全新看点（文中附带最新·鸿蒙全栈学习笔记）①鸿蒙应用开发与鸿蒙系统开发哪个更有前景？②嵌入式开发适不适合做鸿蒙南向开发？看完这篇你就了解了~③对于大前端开发来说，转鸿蒙开发究竟是福还是祸？④鸿蒙岗位需求突增！移动端、PC端、IoT到底该怎么选？⑤记录一场鸿蒙开发岗位面试经历~⑥持续更新中……一、概述本文将继续介绍设备之间的身份认证过程的相关细节，关于加密数据包的不同类型的处理。本文主要分析
陈乔布斯·2025-06-16 22:28

Linux文件回收机制：安全删除文件不怕误删

二、打造你自己的Linux回收站1.建立回收站目录2.创建软删除命令remove3.定时清理回收站4.替换rm命令5.完整脚本总结在Linux的世界里，“删除”可不等于“彻底消失”，就像你在桌面上删了文件
hwj运维之路·2025-06-16 22:27

鸿蒙Next应用接续开发：多设备无缝接力指南

本文解析核心API与实战流程，助你打造跨设备协同体验～一、接续能力：多设备的「任务接力赛」核心概念分布式状态同步：通过软总线同步应用数据与界面状态迁移三要素：源设备保存数据→传输→目标设备恢复典型场景|
·2025-06-16 21:31

第四届机器学习与智能系统工程国际学术会议MLISE 2024

拼多多真狠啊，工作四个月要求竞业赔偿45万我对不起大家，深感抱歉HR面面完了，许愿一个OC腾讯云智研发公司技术运营实习生二面工行软开面经我的国企银行运营商笔试面试之路|保姆级分享一份海康面试题，看面试官如何拷问
·2025-06-16 20:17

YOLOv11模型改进-模块-引入轻量级深度神经网络的卷积核DualConv 降低参数量

本篇文章将介绍一个新的改进机制——轻量级深度神经网络的卷积核DualConv，并阐述如何将其应用于YOLOv11中，显著提升模型性能。
一勺汤·2025-06-16 18:04

RK3568 1U机箱，支持电口光口B码对时，适用于电力、交通等

基于RK3568的1U机箱方案在电力、交通等领域具备高可靠性与多接口支持能力，核心特性如下：一、硬件核心配置‌处理器平台‌：搭载瑞芯微RK3568四核Cortex-A55处理器（主频1.8GHz-2.0GHz
深圳信迈主板定制专家·2025-06-16 17:28

【国产NI】ARM+FPGA+AI风电振动监测系统监测：确保风力发电系统稳定运行！

随着全球能源转型的加速推进，风电行业作为清洁能源的主力军之一，正迎来高速发展期。然而复杂多变的自然环境，其核心部件（如齿轮箱、发电机、主轴、轴承等）易因机械磨损，因此故障监测显得尤为重要。振动信号监测：风电机组健康管理的"听诊器"风电机组由多个部件组成，部件的运行状态会受到诸如风速、负荷、温度等因素的影响部件寿命。传统故障检测方法依赖于定期的人工检查，这些方法无法做到实时监测和全面评估，存在滞后性
深圳信迈主板定制专家·2025-06-16 17:58

明远智睿2351开发板：性价比之选，赋能智能硬件创新

明远智睿推出的2351开发板，凭借68元（含税）的亲民价格、四核1.4G的强劲性能、全功能Linux系统支持以及丰富的硬件接口，成为同价位产品中的“六边形战士”，为开发者提供了从入门到进阶的全方位解决方案
riveting·2025-06-16 12:25

SOM-TL6678F是基于Xilinx Kintex-7 FPGA处理器设计工业级核心板

核心板简介创龙SOM-TL6678F是一款基于TIKeyStone架构C6000系列TMS320C6678八核C66x定点/浮点DSP以及XilinxKintex-7FPGA处理器设计的高端异构多核工业级核心板
Tronlong创龙·2025-06-16 12:53

TMS320C6678 DSP + Xilinx Kintex-7 FPGA核心板硬件参数资源说明分享

本文主要介绍硬件接口资源以及设计注意事项等内，其中测试的应用板卡为TMS320C6678DSP+XilinxKintex-7FPGA核心板，它是一款基于TIKeyStone架构C6000系列TMS320C6678
Tronlong创龙·2025-06-16 12:53

ZYNQ笔记（二十）：Clocking Wizard 动态配置

版本：Vivado2020.2（Vitis）任务：ZYNQPS端通过AXI4Lite接口配置ClockingWizardIP核输出时钟频率目录一、介绍二、寄存器定义三、配置四、PS端代码一、介绍Xilinx
W以至千里·2025-06-16 09:32

Spark 性能优化全指南

CPU核数：--executor-
XiaoQiong.Zhang·2025-06-16 09:58
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