FPGA-Verilog

FPGA-Verilog 仿真可视化

DigitalJS是一个基于JavaScript实现的开源数字电路模拟器，旨在模拟由硬件设计工具（如Yosys）合成的电路。由弗罗茨瓦夫大学的MarekMaterzok开发，源文件托管于Github上。DigitalJS的开源网址如下：https://github.com/tilk/digitaljs下面这个网址：http://digitaljs.tilk.eu/，提供了一个DigitalJS的在
ltqshs·2023-12-28 19:44

基于Matlab中Simulink生成FPGA-Verilog语言及联合Vivado的仿真（以卡尔曼-Kalman滤波器为例）

目录一、简介二、在Simulink中生成Verilog语言1、在Simulink中建立Kalman滤波器仿真2、将Kalman滤波器部分打包3、生成Verilog程序3.1、参数配置3.2、HDLCode代码生成三、Vivado中实现Kalman滤波仿真1、在Vivado中创建工程并将Kalman.v与Kalman_tb.v文件添加到工程中2、在Matlab中生成波形文件，代码如下3、重写tb仿真
喜西·2023-10-03 04:30

FPGA-Verilog多功能数字时钟

一．数字时钟设计1.硬件资源：共阴极数码管一块，FPGA开发板一块（EP4CE40F23C8）；2.开发板资源：3颗独立按键，数码管接口；3.功能设计：三种功能：a.时钟功能；b.校时功能；4.按键功能设计：按键调整数字时钟分钟显示；1．数字时钟顶层模块RTL视图1）说明：这个为数字时钟的顶层模块，按键消抖模块xd，计数模块分秒CNT59，时CNT24，数码管显示sz，时间模块div;2）端口输入
qr_ljj·2020-08-18 16:16

FPGA-Verilog的书写规范格式

代码规范有利于在项目和工程中的维护，养成习惯对后期的工作学习会有很大的帮助！下面就看下各个情况的规范书写格式是什么1.时序逻辑的规范写法：always@(posedgeclkornegedgerst_n)beginif(rst_n==1'b0)begintmp_init<=1'b0;endelsebegintmp_init<=time_ram_init;endend2.组合逻辑的规范写法：alwa
Vuko-wxh·2020-08-04 06:44

FPGA-Verilog学习之红外接收解码_红外接收源码_明德扬资料

一、功能描述在同一个遥控电路中通常要使用实现不同的遥控功能或区分不同的机器类型，这样就要求信号按一定的编码传送，编码则会由编码芯片或电路完成。对应于编码芯片通常会有相配对的解码芯片或包含解码模块的应用芯片。在实际的产品设计或业余电子制作中，编码芯片并一定能完成我们要求的功能，这时我们就需要了解所使用的编码芯片到底是如何编码的。只有知道编码方式，我们才可以使用单片机或数字电路去定制解码方案。下面介绍
明德扬科教·2017-08-03 16:15
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