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数字电路设计之verilog 原语

verilog原语：

http://wenku.baidu.co/link?url=vDFd1mnHZTwOa74o1IhJqwsuY7WZjd4zUnw8BucYYlHNkHuBElH4Gw2Ryr6VH8r0UHiih83TqNW55aSAHj3kPFqxAeub5yWgBeF7HTKwSMm

http://wenku.baidu.com/link?url=yYoxsk_VgVqeey8BlI02LLgqb8HQheeznMJSaar5SJbYJuFTfGWKU07xPb7bsQUGYj9fKlYY3tjtFn8aaoWVenjPZfO8h727VriG17WdaRK

其中我觉得有一个很不错。

         supply1 vdd;  这个就是vdd一直为1。

         supply0 gnd; 这个是gnd一直为0。

Xilinx的原语：

http://wenku.baidu.com/view/e3623a60caaedd3383c4d3e2.html


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