转RTL设计推荐的各步骤 推荐工具 适合VHDL verilog

初学EDA时候，大家都在找工具而烦恼，有些工具不是没有license 就是不会设置，要不就是不会用，还担心这个以后有人用么？

     所以，我通过自己的体会，推荐大家给大家一个学习时候的流程，和一个业界用流程，目的当然是为了就职（简历里吹牛用）。

    废话不多说 现在开始说明

    对于初学者，建议使用如下流程

    1 coding时候的工具推荐 ultraedit +（VHDL,verilog语法高亮补丁)

    2 debug 工具 使用 novas 的debussy 当你用它时候，你会认为真是太实用的工具了。

    3 simulation 工具 实用modelsim 版本越新支持的语言越多，现在最新的版本 支持 assertion based verification 和 systemc

       最新版本据说还支持system verilog的验证功能。

4 FPGA 综合工具 没有什么好说的 synopsys FPGA 和 syplify 这两家 估计就包揽了大部分的市场，当然也有用mentor 的但是对于

     学习者 这两个工具 获取简单，安装容易。

5 后段工具的话 就xilinx ise 和 quanters 吧

再详细说明下

1，coding工具，由于ASIC的design house几乎都是unix的平台，所以自然也就是unix里面的最常用的editor tool vi了，当然也可以用ultraedit +（VHDL,verilog语法高亮补丁)不过由于是在windows平台下，所以还得把写好的程序

     通过FTP或者其他的工具，传给unix.

   2, debug工具 novas 的debussy 基于unix/linux平台的，为了省眼力强烈建议使用。

   3，simulation工具 业界一般用2家公司的工具，Cadence的LDV(logic design verification)和synopsys的VCS系列

     LDV市场比例比较大，因为它包含了我们大家熟悉的nc-verilg, verilog-xl两个simulation tools。verilog-xl是

     verilog语言发明者专门为verilog设计的，所以属于一个娘。nc-verilog是verilog-xl的改进版本，更适合功能验证。

     但是门级仿真（所谓的网表仿真或者再往后的post simulation）的时候还是用verilog-xl比较多，因为nc-verilog比较

      慢在这些工程中。 至于选用什么工具，要看公司的总监么喜欢什么，有些公司什么都用，有些公司根据项目，比如，

     我这个项目的testbench是用vera实现的，就都用synopsys的比较统一吧，至少可以减少由于工具之间的未知因数，

     造成的莫名其妙的bug。但是注意一点的是，nc-verilog据说是在tape-out的时候，具有sgin-off的能力，就是你把你的的设计去留片的时候，芯片厂商vendor都得要看你的设计是不是通过了verilog-xl的仿真，这些都是听说了 ，具体由于我也是新人了，可能某些说的不准，要是有业内人士，发现不对的 多多指教了。modelsim不是没有人用啊，因为它的能力实在混合仿真的时候，所以当你的设计有verilog和vhdl两种的时候，好像他市场比例最大，此外这个东西，由于给各大校园提供免费的license，所以人人都有。

4 综合工具 synopsys design compiler了，你还有别的选这么，关键是你用别的工具，芯片制造商也不敢接你的活。不过差点忘记了，magama的phsical synthesis的tool也是有人用的，他好像是把后段的layout整合在一起，我目前的知道的例子是TI公司的某些项目组再用，因为我的老师有TI总部过来的。这个东西好像更适合0.18以下的technology吧，synopsys现在也有同样的工具了，叫synopsys phsical synthesis,应用把，比magama好像大，因为我实习的公司在用， 我的印度同事在用，呵呵 ，还和我要英文的说明书，因为头头给他的都是日文版的。

   5 后段工具的我了解一些，但是不是太具体，下次再说了，我说的只是cell-based的设计流程的工具，完全定制的，就有很大不同了哦