【Mark】常用组合逻辑功能器件

Top-Down设计方法

• 组合逻辑功能模块 对应 中规模集成电路（MSI）
• 逻辑功能简单的数字系统设计，（列真值表 -> 写最小项之和表达式 -> 化简 -> 画电路图）
• 逻辑功能复杂的数字系统设计（Top-Down，自顶向下），也是模块化设计，将总功能分解再分解，成一个个模块
• 三个优点，
  1.问题复杂度降低
  2.使电路具有良好的结构和易读性
  3.模块相对独立，扩展性好

编码器

• 编码，用代码表示特定信息的过程
• 二进制编码器，分为输入互斥、优先编码两类
• 输入互斥，要求任何时刻仅有一个输入信号时才有效（可以编码）
• 优先，输入信号中优先级最高的有效
• 反变量可以直接提供
• 当变量数多于六个时，卡诺图就不宜用了
• 通用编码器集成电路（芯片），常用 74148 和 74147
• 74148中除输入输出端外的几个端：
  输出使能端（Enable Output）EO：指示有无信号输入，EO = 1时无信号
  输出使能端（Enable Input）EI：控制工作状态，即是否允许编码
  扩展输出端 GS：EI为低电平时，任意输入端有一个低电平，GS就为低电平
• 74148中低电平有效，所以都加了非号
• 只有 EI 为高电平时（禁止工作状态），GS、EO 都为高电平（GS == EO）
  平时，只要输入有低电平，那么 GS 为低电平（GS 非 = 0），EO 有信号，为高电平（EO 非 = 1）.否则 GS 为高，EO 无信号，为低 （GS != EO）
• 在讨论高低电平的时候，1 和 0 表示的就是两个相反的状态
• 多个片相连：
  片间连接，
  需满足当 EI₂ 为低电平时的两种情况：1.有信号， EI₁ 应为高电平禁止工作，此时 EO₂ 也为高电平。2.无信号，EI₁ 可以工作为低电平，此时 EO₂ 也为低电平。所以将 EI₁ 与 EO₂ 连起来即可
  输出连接，
  EI₂ 始终为低电平，若无信号（EO₂ 为低，GS₂ 为高），EI₁ 为低，此时最高位 A₃ 必为高电平（即，无效，相当于0）
  若有信号（EO₂ 为高，GS₂ 为低），EI₁ 为高，此时最高位 A₃ 必为低电平（即，有效，相当于1），所以将 GS₂ 和高位码 A₃ 连起来即可
  总结：EO₂ 和 EI₁ 电平相同，GS₂ 和高位码 A₃ 电平相同
• 满足设计要求
• 高电平的产生：因任何时刻最多只有一个编码器在编码，而正在编码的编码器其 GS 为低电平（即，GS非 = 0），所以可以根据各芯片的 GS非 求高位码
• 74147，输入省去了I₀，输出是反码形式的BCD码

译码器/数据分配器

• 译码，编码的逆过程
• 二进制译码器，又叫最小项产生器，因为 n 位二进制代码可对应 2ⁿ 个特定含义，所以有 n 个输入和 2ⁿ 个输出，每个输出正好对应一个最小项
• 因门扇入数的限制，采用矩阵式多组译码结构（扇入数减少，门数增加，时间增加）
• 使能控制输入端 EN：通过与门（&）控制输出，EN = 1 时允许编码
• 4-10 译码器中，输入伪码时拒绝译码
• 通用译码器集成电路，常用 74138、74154(4-16) 和 7442
• 74138 中，G₁ = 1，G_2A非 = G_2B非 = 0时，工作状态（注：C为高位，A为低位）
• 数据分配器，其实就是译码器 + D(数据输入)
• 选择信号输入码（地址码）
• 类似于：单刀多掷开关（多个输出）
• 令G₁ = EN，G_2A非 = D，G_2B非 = 0，输入作为地址码，即可

数据选择器

• 别和数据分配器弄混了
• 类似于：单刀多掷开关（多个输入）
• N 选 1 ，N路数据输入，1 路数据输出，k 路地址码输入，应满足2^k = N
• 5 个 4选1 构成一个 16选1
• 通用数据选择器集成电路，常用74153、74151
• 74153，双4选1数据选择器，有选通控制端ST
• 74151，8选1数据选择器
• 看书。。。<@_@>

算术运算电路

• 半加器（HA，Half Adder）：
  两个输入A，B，两个输出S，C（S，本位和，C，进位）
  S = A ⊕ B（相异为1），C = AB（全1进1）
• 全加器（FA，Full Adder）：
  S_i = S ⊕ C_i-1（加上低位的进位），C_i = SC_i + A_iB_i（有1进1，不可能为2）
  注：C_i-1又称CI，C_i又称CO（in，out）
• 串行进位并行数据输入加法器：
  就是将FA串起来（第一个没有进位，用HA即可）
• 高速加法器：
  全并行加法器（极速），因随输入信号增加结构过于复杂舍弃
  超前进位加法器，用 G(进位产生项) 和 P(进位传送项) 代替了CO(进位产生电路)
  通常以 4 位加法器为基本模块，以分层结构实现位数为 4 的倍数的加法器
• 通用加法器集成电路，常用 7482 和 7483
• 7482，2 位串行进位加法器
• 7483，4 位二进制加法器

---

https://blog.csdn.net/qq_43763494/article/details/100943608----【记录】数字逻辑知识点总结

---

• https://blog.csdn.net/qq_43763494/article/details/102018253----【BLOG OUTLINE】博客大纲 (￣▽￣)"

---