数字逻辑

Quartus网盘资源下载与安装 附图文安装教程

它可以帮助用户完成数字逻辑电路的设计、仿真、综合和布局，以及与外围设备进行通信和控制。
学习天使Alice·2024-08-29 10:20

数字电路中卡诺图理解

简单理解就是，卡诺图是用来化简数字逻辑的图表，它将不同输入变量的组合枚举到图表中，然后填入是否为1或者0.化简有2种方式1种是SOP一种是POS。
Lambor_Ma·2024-08-27 22:14

C++竞赛初阶L1-14-第六单元-数组(31~33课)541: T456471 计算书费

题目内容下面是一个图书的单价表：计算概论28.9元/本数据结构与算法32.7元/本数字逻辑45.6元/本C++程序设计教程78元/本人工智能35元/本计算机体系结构86.2元/本编译原理27.8元/本操作系统
麓小墨哥·2024-08-23 16:30

数字逻辑不可能涌现出智能

但若二进制运算不可扩展，基于数字逻辑的人工智能就不可能。前面提到过，二进制运算本质上
dog250·2024-03-26 20:10

专145+总420+哈尔滨工业大学803信号与系统和数字逻辑电路考研经验哈工大电子信息与通信，真题，大纲，参考书。

自从高考失利没有考入哈工大，一直带着遗憾，今年初试专业课803信号与系统和数字逻辑电路145+，总分420+顺利圆满哈工大，了却了一块心病，回看这一年的复习起起落落，心中的那块初心，让我坚持到了上岸，总结一下自己的复习经验
一个通信老学姐·2024-02-20 09:10

vivado HDL编码技术

HDL编码技术介绍硬件描述语言（HDL）编码技术使您能够：•描述数字逻辑电路中最常见的功能。•充分利用AMD设备的体系结构功能。•模板可从AMDVivado™设计套件集成设计环境中获得（侧面）。
cckkppll·2024-02-14 14:35

Verilog和Verilog-A有什么区别

Verilog可用于编写数字逻辑、寄存器传输级（RTL）设计、门级电路和系统级设计。Verilog-A是Verilog的扩展，专门用于建模和仿真模拟电路。
幻象空间的十三楼·2024-02-13 06:44

【牛客网华为机试】HJ44 Sudoku

题目描述问题描述：数独（Sudoku）是一款大众喜爱的数字逻辑游戏。
202xxx·2024-02-12 21:38

fpga 需要掌握哪些基础知识？

3、掌握FPGA设计流程/原理（推荐教材：FPGA权威指南、AlteraFPGA/CPLD设计、IP核芯志-数字逻辑设计思想、静态时序分析、嵌入式逻辑分析仪等）。4
宸极FPGA_IC·2024-02-11 01:30

专业130+总分410+苏州大学837信号系统与数字逻辑考研经验电子信息与通信，真题，大纲，参考书

今年考研总分410+，专业837信号系统与数字逻辑130+，整体每门相对比较均衡，没有明显的短板，顺利上岸苏大，总结一下自己这大半年的复习经历，希望可以对大家有所帮助，也算是对自己考研做个总结。
一个通信老学姐·2024-02-09 09:15

数字逻辑期末复习【个人期末复盘】【有不足之处欢迎斧正】

1.组合逻辑电路分析分析电路功能时，需要先列出电路的真值表，然后分析电路的真值表（例如功能为同或）全加器与半加器的区别在于有无低位进位作为加数找逻辑表达式可以使用卡诺图，划卡诺圈如果题目要求设计一个逻辑电路，先写出真值表对应的卡诺图，然后圈出对应的卡诺圈。利用题目要求的实现方式来实现逻辑电路的设计。从输出依次得到输出题目中的低位和高位需要注意，严格遵守题目的高低位顺序2.竞争与冒险时电路中存在延迟
bulinglz·2024-02-09 02:23

【芯片设计- RTL 数字逻辑设计入门 16 -- verilog CRC-8 实现】

CRC校验CRC校验（CyclicRedundancyCheck）是一种用于检测数据传输或存储后是否出现错误的技术。其核心思想是通过发送方和接收方都遵循同一算法生成一个数据块的校验码，然后接收方将其与接收到的数据的校验码进行比较。如果两者一致，那么数据很可能是完整和未受损的；如果不同，那么数据在传输或存储过程中可能发生了错误。简单通俗的介绍：假设你有一本书，你想检查这本书是否完整，没有丢失任何页面
CodingCos·2024-02-08 23:02

【芯片设计- RTL 数字逻辑设计入门 15 -- 函数实现数据大小端转换】

文章目录函数实现数据大小端转换函数语法函数使用的规则VerilogandTestbench综合图VCS仿真波形函数实现数据大小端转换在数字芯片设计中，经常把实现特定功能的模块编写成函数，在需要的时候再在主模块中调用，以提高代码的复用性和提高设计的层次，分别后续的修改。请用函数实现一个4bit数据大小端转换的功能。实现对两个不同的输入分别转换并输出。程序的接口信号图如下：使用VerilogHDL实现
CodingCos·2024-02-08 23:01

【芯片设计- RTL 数字逻辑设计入门 12 -- verilog 有符号数加减法】

文章目录多功能数据处理器描述verilog无符号数与有符号数8'd100+8'd1558'd100+8'd1568'd100+8'd157verilog代码实现TestBench代码VCS仿真结果多功能数据处理器描述根据指示信号select的不同，对输入信号a,b实现不同的运算。输入信号a,b为8bit有符号数：当select信号为0，输出a；当select信号为1，输出b；当select信号为2
CodingCos·2024-02-08 23:31

【芯片设计- RTL 数字逻辑设计入门 14 -- 使用子模块实现三输入数的大小比较】

文章目录三输入数的大小比较问题分析verilogcodeTestBenchCode综合图仿真波形图三输入数的大小比较在数字芯片设计中，通常把完成特定功能且相对独立的代码编写成子模块，在需要的时候再在主模块中例化使用，以提高代码的可复用性和设计的层次性，方便后续的修改。请编写一个子模块，将输入两个8bit位宽的变量data_a,data_b，并输出data_a,data_b之中较小的数。并在主模块中
CodingCos·2024-02-08 16:05

【芯片设计- RTL 数字逻辑设计入门 番外篇 9 -- SOC 中PL端与PS端详细介绍】

文章目录ProgrammableLogicandProcessingSystemPL（ProgrammableLogic）特点PS和PL之间的协同设计和开发工具ProgrammableLogicandProcessingSystem在系统级芯片（SoC）的上下文中，“PL”通常指的是可编程逻辑（ProgrammableLogic）部分，特别是在使用了FPGA（现场可编程门阵列）技术的SoC中。例如
CodingCos·2024-02-08 16:34

【芯片设计- RTL 数字逻辑设计入门 13 -- generate_for 和 for】

文章目录generate_forverilogcodetestbenchcode仿真波形for循环verilogcode仿真波形错误小结generate_for在某个module中包含了很多相似的连续赋值语句，请使用generata…for语句编写代码，替代该语句，要求不能改变原module的功能。使用VerilogHDL实现以上功能并编写testbench验证。moduletemplate_mo
CodingCos·2024-02-08 16:34

【芯片设计- RTL 数字逻辑设计入门 11.1 -- 状态机实现 移位运算与乘法 1】

文章目录移位运算与乘法状态机简介SystemVerilog中的测试平台VCS波形仿真阻塞赋值和非阻塞赋值有限状态机（FSM）与无限状态机的区别本篇文章接着上篇文章【芯片设计-RTL数字逻辑设计入门11–
CodingCos·2024-02-08 16:02

【芯片设计- RTL 数字逻辑设计入门 11 -- 移位运算与乘法】

请阅读【嵌入式开发学习必备专栏】文章目录移位运算与乘法VerilogCodeverilog拼接运算符（{}）TestbenchCodeVCS波形仿真问题小结移位运算与乘法已知d为一个8位数，请在每个时钟周期分别输出该数乘1/3/7/8,并输出一个信号通知此时刻输入的d有效（d给出的信号的上升沿表示写入有效）可以看到输入D的波形在为6的地方比较特殊，从波形上可以看到它只持续了一个时钟周期，但是out
CodingCos·2024-02-08 07:38

【芯片设计- RTL 数字逻辑设计入门 7 -- 同步复位与异步复位详细介绍】

文章目录复位的类型和划分同步复位综合后电路优缺点异步复位优缺点异步复位的时序分析（recoverytime/removaltime）异步复位，同步释放综合后电路优缺点转自：https://blog.csdn.net/qq_40281783/article/details/128969188复位的类型和划分通常，芯片的复位信号分为两大类，全局复位和局部复位；全局复位：能够确保每个寄存器都处于可控的状
CodingCos·2024-02-07 11:07

【芯片设计- RTL 数字逻辑设计入门 6 -- 带同步复位的D触发器 RTL实现及testbench 验证】

文章目录带同步复位的D触发器Verilog代码testbench代码编译及仿真问题小结带同步复位的D触发器同步复位：复位只能发生在在clk信号的上升沿，若clk信号出现问题，则无法进行复位。Verilog代码//timescaleins/1nsmoduleflopr(inputrstn,inputclk,input[3:0]d,output[3:0]q);reg[3:0]q_out;//synch
CodingCos·2024-02-06 11:12

逻辑代数基础

被广泛地应用于开关电路和数字逻辑电路的变换、分析、化简和设计上，因此也被称为开关代数。随着数字技术的发展，逻辑代数已经成为分析和设计逻辑电路的基本工具和理论基础。
廊桥遗梦728·2024-02-05 13:49

2019-03-24

4.写完数字逻辑课程设计的实验设计报告5.程序训练算法设计写一点！！！！！！！！！！
2022考研必胜·2024-02-04 07:37

【芯片设计- RTL 数字逻辑设计入门 番外篇 7 -- 芯片生产 ATE 测试 介绍】

文章目录ATE概述ATE测试介绍ScanChainATE测试与ScanChain的关系示例ATE测试向量输入向量预期输出测试模式举例ATE概述广义上的IC测试设备我们都称为ATE（AutomaticTestEquipment），一般由大量的测试机能集合在一起，由电脑控制来测试半导体芯片的功能性，这里面包含了软件和硬件的结合。不同的芯片类型则有不同的测试方法和要求。芯片类型：模拟芯片（Analog)
CodingCos·2024-02-03 11:22

【芯片设计- RTL 数字逻辑设计入门 番外篇 8.1 -- memory repair 详细介绍】

文章目录memoryrepair详细介绍MemoryRepair方法MemoryRepair过程举例memoryrepair详细介绍SoC(SystemonChip)的MemoryRepair是一种技术，用于检测和修复内存中的损坏单元。由于SoC内部集成了大量的逻辑和存储单元，包括RAM（随机访问存储器）、ROM（只读存储器）、缓存等，在制造过程中，由于工艺偏差或材料缺陷，有可能产生一些损坏的内存
CodingCos·2024-02-02 00:55

计算机原理与接口技术论文,微机原理与接口技术综述论文

微机原理与接口技术综述论文班级：10计本(1)班姓名：许生亮学号：1004011029微机原理课程综述论文内容摘要：微机原理与接口技术是计算机科学与技术专业非常重要的一门专业课程，它与前面的电路分析、数字逻辑
白沙泉·2024-02-01 04:04

【芯片设计- RTL 数字逻辑设计入门 番外篇 6.1 -- 术语 Wafer 与 Tile 与 cell 关系介绍】

请阅读【嵌入式开发学习必备专栏】文章目录SoCTile与Cell与WaferWaferTileCellTile与Cell的关系示例SoCTile与Cell与Wafer在SoC（SystemonChip，系统级芯片）设计中，Wafer,Tile和Cell是常用的术语，它们在不同的设计层次上描述了芯片的组成部分。
CodingCos·2024-01-30 20:43

【芯片设计- RTL 数字逻辑设计入门 番外篇 8 -- MBIST 详细介绍】

请阅读【嵌入式开发学习必备专栏】文章目录MBISTMBIST背景MBIST的主要特点和优势MBIST的工作原理举例MBISTMBIST（MemoryBuilt-InSelf-Test）是一种在系统级芯片（SoC）中内置的内建自测试，用于检测和验证片上存储器（如RAM，ROM等）的完整性和功能。何谓内建自测试？“内建”的含义是指针对存储器的测试向量由内建的存储器测试逻辑自动产生，而非外部测试机台（A
CodingCos·2024-01-30 20:08

python1～100猜数字游戏规则_Python小游戏——猜数字教程（random库教程）

今天来开发一个简单的数字逻辑游戏，猜数字（数字炸弹）首先开发游戏第一件事，了解需求。
weixin_39886612·2024-01-30 16:22

03 Verilog HDL 语法

VerilogHDL（HardwareDescriptionLanguage）是在C语言的基础上发展起来的一种硬件描述语言（用它可以表示逻辑电路图、逻辑表达式、数字逻辑系统所完成的逻辑功能等）具有灵活性高
lf282481431·2024-01-30 12:41

数字逻辑Verilog描述电路的方法（2022.3.17）

一、结构描述二、用行为描述的方法1.D触发器有一个异步复位端clrbmoduledff(d,clk,clrb,q);inputclk,clrb;inputd;outputq;regq;always@(posedgeclkorposedgeclkb)beginif(clrb)q逻辑表达式-->电路结构图-->VerilogHDLmodulefull_add1(a,b,cin,sum,cout);in
枫子有风·2024-01-29 13:35

数字逻辑与计算机组成(袁春风版)复习笔记第一章

一、计算机系统概论chaper1指令集体系结构(ISA)1、计算机系统=软件➕硬件上层是下层的抽象，下层是上层的实现。底层为上层提供支撑环境。2、计算机硬件和软件的接口:指令系统3、软硬件界面:指令集体系结构(ISA)有时简称系统结构、体系结构，指令结构，甚至简称"架构"。4、机器语言由指令代码构成，能被硬件直接执行。5、ISA是一种规约，规定了如何使用硬件:6、现代计算机系统层次:应用程序、语言
懒羊羊oo·2024-01-28 12:34

Xilinx FPGA 权威书籍指南 基于Vivado 2018 集成开发环境

ff4889iVerilog数字系统设计教程_夏宇闻深入浅出玩转FPGA_吴厚航《深入浅出玩转FPGA》视频教程：35课时FPGA项目实例资料合集FPGA从入门到精通.实战篇数字逻辑基础与Verilog
light6776·2024-01-23 13:41

STEP FPGA平台 - 快速入门FPGA并能够陪伴工程师一生的万能数字逻辑模块

系列中所有板子的大小兼容标准的DIP40封装，尺寸只有52mmx18mm，非常便于携带；并通过MicroUSB端口进行供电和下载，板上选用的芯片兼具了FPGA和CPLD的优点，瞬时上电启动，无需外部重新配置FPGA，是学习数字逻辑绝佳的选择
xiaoshun007～·2024-01-22 16:28

AMEYA360：帝奥微车规级高性能电平转换器 — DIA7B104

由先进工艺制造的主控芯片只能输出低压域的数字逻辑电平，而在被控制端，由于工艺限制只能接收高电压域的数字逻辑电平，因此，两者之间通常需要电平转换器。针对不同接口需求的电平转换，
皇华ameya·2024-01-19 01:51

【FPGA & Modsim】 抢答器设计

实验题目：抢答器设计实验目的：掌握应用数字逻辑设计集成开发环境进行抢答器设计的方法；掌握时序逻辑电路设计的过程。
去追远风·2024-01-16 18:09

【FPGA & Modsim】数字时钟

实验题目：数字时钟设计实验目的：掌握数字时钟的工作原理；掌握使用数字逻辑设计集成开发环境分模块设计数字时钟的方法。实验内容：1、创建一个数字时钟工程，使用六位数码管实时显示时/分/秒。
去追远风·2024-01-16 10:39

【FPGA & Modsim】序列检测

实验题目：序列检测器设计实验目的：掌握应用数字逻辑设计集成开发环境进行序列检测器设计的方法；掌握时序逻辑电路设计的过程。实验内容：1、设计一个序列检测器，用于检测输入数据中的特定序列“10010”。
去追远风·2024-01-16 10:39

电脑中的频率问题

电脑中的芯片绝大多数属于数字逻辑芯片，数字芯片中众多的
zhuzongwei1988·2024-01-15 13:07

电脑的脉搏—时钟频率的来龙去脉

电脑中的芯片绝大多数属于数字逻辑芯片，数字芯片中众多的
lihaoweiV·2024-01-15 13:05

数字电路基础

数字电路分组合与时序逻辑电路二大类，时钟输入信号分并行与串行系统，数字芯片系统触发时钟脉冲信号是串行序列、分上升沿与下降沿触发脉冲信号数字逻辑设计，含有触发器的电路为时序逻辑电路，数位发生变化有建立与保持时间周期设计问题
道恒动·2024-01-14 20:06

数字逻辑实验四

目录问题预习实验电路图检查错误的方法实验结果其他收获其他相关实验问题预习本次实验就这一道题。因为这道题有点难度，所以老师给出了逻辑函数表达式的推导过程。所以若画引脚图，第三张图的结论足够了！（注意，灯泡LALB与从D触发器输出的AB不是一个变量！）注：没将7474的输出AB与7400相连。实验本次实验相当顺利，甚至队友帮我把第一次实验没完成的部分做完了（他负责乱杀，我负责嘎嘎）。这里主要介绍队友做
万福泉源·2024-01-13 23:32

数字逻辑复习

电路逻辑门图形符号汇总_八种逻辑门电路符号-CSDN博客触发器最全总结（适合复习数字逻辑使用）_触发器非s非r端有什么功能-CSDN博客第一章基本知识binaryoctaldecimalhex二进制八进制十进制十六进制格雷码与二
万福泉源·2024-01-13 23:32

专业140+总410+哈尔滨工业大学803信号与系统和数字逻辑电路考研经验哈工大电子信息（信息与通信工程-信通）

一年的努力付出终于有了收获，今年专业课140+，总分410+顺利上岸哈工大803电子信息（信息与通信-信通），回顾总结了自己这一年的复习，有得有失，希望对大家复习有所帮助。数学时间安排：3月-7月：看基础课程+《660题》7-9月：强化课程+《880题》一刷和二刷9-10月：往年真题和总结10-12月：大量模拟卷和全真模拟1）高数——高数建议跟武忠祥的基础和强化，讲的特别好，数学一的那部分线面积分
一个通信老学姐·2024-01-12 08:00

专业130+总400+哈尔滨工业大学803信号与系统和数字逻辑电路考研经验哈工大，电子信息，信息与通信工程，信通

今年专业课803信号与系统和数字逻辑130+总分400+如愿考上哈尔滨工业大学电子信息（信息与通信工程-信通），总结了一些各门课程复习心得，希望对大家复习有帮助。
一个通信老学姐·2024-01-12 08:00

【Verilog】期末复习——设计带异步清零且高电平有效的4位循环移位寄存器

系列文章数值（整数，实数，字符串）与数据类型（wire、reg、mem、parameter）运算符数据流建模行为级建模结构化建模组合电路的设计和时序电路的设计有限状态机的定义和分类期末复习——数字逻辑电路分为哪两类
不怕娜·2024-01-10 13:09

【Verilog】期末复习——分别画出下面两个程序综合后的电路图/reg型数据和wire型数据的区别

系列文章数值（整数，实数，字符串）与数据类型（wire、reg、mem、parameter）运算符数据流建模行为级建模结构化建模组合电路的设计和时序电路的设计有限状态机的定义和分类期末复习——数字逻辑电路分为哪两类
不怕娜·2024-01-10 08:43

【Verilog】期末复习——设计有32个16位存储器的ROM

系列文章数值（整数，实数，字符串）与数据类型（wire、reg、mem、parameter）运算符数据流建模行为级建模结构化建模组合电路的设计和时序电路的设计有限状态机的定义和分类期末复习——数字逻辑电路分为哪两类
不怕娜·2024-01-10 08:13

【Verilog】期末复习——设计11011序列检测器电路

系列文章数值（整数，实数，字符串）与数据类型（wire、reg、mem、parameter）运算符数据流建模行为级建模结构化建模组合电路的设计和时序电路的设计有限状态机的定义和分类期末复习——数字逻辑电路分为哪两类
不怕娜·2024-01-10 08:42

【Verilog】期末复习——举重比赛有三名裁判，当运动员将杠铃举起后，须有两名或两名以上裁判认可，方可判定试举成功，若用A、B、C分别代表三名裁判的意见输入，同意为1，否定为0；F为裁判结果输出，试

系列文章数值（整数，实数，字符串）与数据类型（wire、reg、mem、parameter）运算符数据流建模行为级建模结构化建模组合电路的设计和时序电路的设计有限状态机的定义和分类期末复习——数字逻辑电路分为哪两类
不怕娜·2024-01-08 22:22
上一页 1 2 3 4 5 6 7 8 下一页
按字母分类： ABCDEFGHIJKLMNOPQRSTUVWXYZ其他