CTS时钟树综合一0225/2019

一.芯片设计中时钟分为两类：真实时钟/虚拟时钟，真实时钟分为两种模式：1.时钟树综合前没有延时的理想时钟（ideal clock）2.时钟树综合后的传播时钟（propagated clock）;对于某个不含PLL的设计模块，其信号来自于顶层芯片，我们就定义为虚拟时钟。

二.时钟树综合与标准设计约束文件

• 时钟树综合需要对期望实现的参数做出定义，这些参数通过“时钟树约束文件”提供；
• 时钟树约束文件中首先是对时钟信号本身的定义，它们直接来源于标准设计约束SDC文件，它的主要内容包括时序约束（timing constraints）
• sdc文件主要包括三部分组成：时钟定义、输入延迟、输出延迟。在顶层设计中，还需要约束输入端口的驱动以及输出端口的负载信息。
• 对于多时钟的复杂SoC设计，还需要根据设计的具体情况设定多周期检查路径，冗余的伪路径以及最大延迟时间最小延迟时间等约束
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上面定义了min/max两种条件下的输入延迟，在cpu时钟域内，地址总线到达输入端口在min条件下的延时为1ns在max条件下的延时为4ns，min通常用于检查hold时序，max通常用于检查setup时序，如果设计只考虑典型条件，则只需要定义一种延迟。在多时钟设计中，相应时钟域的输入端口都需要定义输入延迟。
输入延迟主要用于匹配另一接口模块的输出组合电路路径延迟，而输出延迟则为零一接口模块的输入组合电路的路径延迟预留一定的时间范围，主要是预留给PCB上的走线的延迟。

三.时钟树结构

• 概念：根节点 分布节点 叶节点
• 时钟信号的起点叫做根节点，时钟信号经过一系列分布节点最终到达寄存器的时钟输入端或者其它时钟终点（例如存储器的时钟输入端）被称为叶节点。根节点 分布节点 叶节点都依附于的逻辑单元分别称为根单元 分布单元 叶单元。
• 时钟网络从根节点诸暨插入驱动器，从而到达其叶节点，按照芯片的时钟网络的约束要求产生的时钟树的过程叫做时钟树综合。
  
• 时钟树的分类H-tree X-tree balance-tree以及梳状或脊椎状