- 基于FPGA的UDP协议栈设计第二章_IP层设计
顺子学不会FPGA
UDP协议栈设计udptcp/ip网络fpga开发
文章目录前言:IP层报文解析一、IP_TX模块一、IP_RX模块总结前言:IP层报文解析参考:https://blog.csdn.net/Mary19920410/article/details/59035804版本:IP协议的版本,4bit,IPV4-0100,IPV6-0110首部长度:IP报头的长度。固定部分的长度(20字节,5个32bit,一般就填5)和可变部分的长度之和。4bit。最大为
- 【vivado】fpga时钟信号引入
刘小适
日拱一卒XilinxSoCFPGAfpga开发
FPGA的时钟信号一般由板上晶振经由时钟引脚引入,有时由于工程需要也会从pin脚引入其他外部时钟,这时为了该时钟能够正常工作,满足xilinxfpga的外部时钟引入规则。一、从专用的MRCC/SRCC时钟引脚引入对于XilinxFPGA来说必须使用片上的MRCC或者SRCC引脚来把外部时钟信号引入FPGA、添加相关的时钟约束,然后再在FPGA上使用这些引入的时钟。二、从其他IO引入外部时钟如果设计
- FPGA常用通信协议 —UART(二)---UART接收
毛豆仙人
fpga开发
一、信号说明因为是接收端,所以输入的是RX,发送端一次发8位串行数据,在本模块中,要接收这8位数据并转换为并行数据,因为最终要实现数据的回环,这8位并行数据会在下一个模块中被转换为串行数据再发出去,需要一个数据有效信号,当它拉高时表示八位数据接收完成,可以进行并串转换并发送了。时钟采用50Mhz,下面是信号列表reg1,reg2,reg3rx打拍后的信号work_en拉高表示正在接收信号bote_
- FPGA-AXI4总线介绍
北纬二六
AXI协议学习fpga开发
下一节:AXI接口时序解读AXI总线概述Xilinx软件官方axi协议有以下三种:AXI4:是面向高性能传输且带有存储地址映射的,最大允许256次数据突发传输。AXI4-Lite:轻量级的地址映射传输。AXI4-Stream:无地址映射,允许无限制数据突发传输。AXI4总线关键信号解释1.写地址通道信号(代表写地址控制信号等)AWID:写地址IDAWADDR:写地址,一次突发传输的起始地址AWLE
- FPGA_AXI4总线
neufeifatonju
FPGAAXI4
转至https://blog.csdn.net/yake827/article/details/41485005(一)AXI总线是什么?AXI是ARM1996年提出的微控制器总线家族AMBA中的一部分。AXI的第一个版本出现在AMBA3.0,发布于2003年。当前的最新的版本发布于2010年。AXI4:主要面向高性能地址映射通信的需求;AXI4-Lite:是一个简单地吞吐量地址映射性通信总线;AX
- 如何成为fpga工程师
宸极FPGA_IC
fpga开发fpga硬件工程嵌入式硬件
FPGA的应用领域非常的广,尤其再人工智能,大数据,云计算等等方向非常吃香。加上国家这两年的政策支持,整个芯片行业相比较其他的传统行业来说会好很多,总之前景是光明的,道路是曲折的,想要在人才密集度高且资金密集度高的行业生存,我们要多关注自身能力的提高,以适应行业的不断变化!最近有很多人在问小编要如何学习FPGA,今天闲暇无事就来码字聊聊,欢迎有不同看法的知友一起留言讨论。如何成为一名FPGA工程师
- 【EDA概述】
Winner1300
EDAfpga开发
文章目录前言一、EAD技术的发展二、FPGA和CPLD有什么区别三、FPGA应用?四、FPGA技术开发与单片机技术开发发展前景五、FPGA技术开发和单片机技术开发各自的薪资水平如何六、如何学习FPGA总结前言提示:这里可以添加本文要记录的大概内容:EDA技术提示:以下是本篇文章正文内容,下面案例可供参考一、EAD技术的发展EDA技术的发展主要经历了以下四个阶段:雏形时期:20世纪60年代中期到70
- #FPGA(基础知识)
GrassFishStudio
fpga开发
1.IDE:QuartusII2.设备:CycloneIIEP2C8Q208C8N3.实验:正点原子-verilog基础知识4.时序图:5.步骤6.代码:
- xilinx FPGA 除法器IP核(divider)的使用 vivado 2019.1
小 阿 飞
fpga开发
参考:xilinxFPGA除法器ip核(divider)的使用(VHDL&Vivado)_vivado除法器_坚持每天写程序的博客-CSDN博客一、创建除法IPvivado的除法器ip核有三种类型,跟ISE相比多了一个LuMult类型,总结来说就是LuMult:使用了DSP切片、块RAM和少量的FPGA逻辑原语(寄存器和lut),所以和Radix2相比占用fpga资源更少;可以选择有符号或者无符号
- 除法器 c语言 模拟,用Vivado-HLS实现低latency除法器
小小羊羊羊
除法器c语言模拟
GeorgeWang–XilinxDSPSpecialist1VivadoHLS简介XilinxVivadoHigh-LevelSynthesis(HLS)工具将C,C++,或者SystemC设计规范,算法转成RegisterTransferLevel(RTL)实现,可综合到XilinxFPGA。将DSP算法快速转到RTLFPGA实现将C至RTL时间缩短4倍基于C语言的验证时间缩短100倍RTL仿
- xilinx FPGA 乘法器 除法器 开方 IP核的使用(VHDL&ISE)
坚持每天写程序
xilinxfpgaip核使用例程(VHDL)FPGAVHDLISEfpga开发
目录一、乘法器ip核1.新建工程之后建一个ip核文件:2.配置ip核:3.编写顶层文件或者激励文件:第一种情况:这个是加了ce的第二种情况:这个是加了ce和sclr的第三种情况:这个是不加使能的乘法器的正确使用:第二天的新进展:最高位是1结果之所以出问题,是因为设置的时候我忘了改了,那个输入的类型默认是signed,即有符号位,大家一定要看清楚哟,按照自己需求,看是否设置最高位为有符号位二、除法器
- 数字信号处理基础----xilinx除法器IP使用
black_pigeon
FPGA数字信号处理数字信号处理基础补码
前言在进行数字信号处理的时候,计算是必不可少的,通常情况下,能够不用乘法器和除法器就不用乘除法器,可以采用移位和加减法的方式来完成计算。但在一些特殊情况下,希望采用乘除法,这时候在FPGA当中就需要专用的IP了。乘除法在FPGA当中实现起来是比较困难的一件事情。若直接在verilog代码中使用了乘法或者除法,其实最终对应到电路中,要么是采用大量的blockram来实现,要么是占用DSP资源。这种情
- 基于FPGA的I2C接口控制器(包含单字节和多字节读写)
电路_fpga
FPGAFPGA基础模块fpga开发
1、概括 前文对IIC的时序做了详细的讲解,还有不懂的可以获取TI的IIC数据手册查看原理。通过手册需要知道的是IIC读、写数据都是以字节为单位,每次操作后接收方都需要进行应答。主机向从机写入数据后,从机接收数据,需要把总线拉低来告知主机,前面发送的数据已经被接收。主机在读取从机数据后,如果还需要继续读取数据,就要对从机做出应答,否则不应答。 另一个需要注意的是数据在时钟的低电平中间进行赋值,
- 【FPGA开发】HDMI通信协议解析及FPGA实现
Include everything
FPGA开发fpga开发
本篇文章包含的内容一、HDMI简介1.1HDMI引脚解析1.2HDMI工作原理1.3DVI编码1.4TMDS编码二、并串转换、单端差分转换原语2.1原语简介2.2原语:IO端口组件2.3IOB输入输出缓冲区2.4并转串原语`OSERDESE2`2.4.1`OSERDESE2`工作原理2.4.2`OSERDESE2`级联示意图2.4.3`OSERDESE2`工作时序图2.4.4`OSERDESE2`
- FPGA时钟资源与设计方法——IO延迟约束(Vivado)
CWNULT
fpga开发
目录1I/O延迟约束简介2IO约束指令3输入延迟(InputDelay)4输出延迟(OutputDelay)1I/O延迟约束简介Vivado对整个工程的时序进行分析时,只能分析内部的时序信息,对于外部的时序信息Vivado无法提供,在设计中要精确建模外部时序信息,必须为输入和输出端口提供输入输出延迟信息,而I/O延迟约束就是告知XilinxVivado集成设计环境(IDE)FPGA管脚外部的输入输
- Xilinx(AMD) 7系列FPGA配置引脚说明
CWNULT
加载配置篇fpga开发
xilinx7系列FPGA配置引脚下表详细描述了xilinx7系列FPGA所有配置引脚及其功能。PinNameBanktypeDirectionDescriptionCFGBVS0dedicatedIBank0电压选择,当Bank0电压为2.5v/3.3v时该引脚上拉到VCCO_0,如果Bank0工作于1.8V该引脚下拉接地。对于只能工作于1.8V的器件,该引脚不适用。(公用控制引脚)实际设计中:
- 【FPGA】高云FPGA之数字钟实验->HC595驱动数码管
凉开水白菜
FPGAfpga开发高云
高云FPGA之IP核的使用1、设计定义2、设计输入2.1数码管译码显示2.274HC595驱动2.3主模块设计3、分析和综合4、功能仿真6.1hex8模块仿真6.2HC595模块5、布局布线6、时序仿真7、IO分配以及配置文件(bit流文件)的生成8、配置(烧录)FPGA9、在线调试1、设计定义通过74HC595芯片点亮8位数码管,通过计时器实现数码管计时显示软件开发环境高云V1.99版本硬件开发
- 嵌入式 系统 开发 - 第一件事 “搭开发环境”
FOOLCODE
DSP数字信号处理芯片应用FPGA现场可编程门阵列芯片应用fpga开发
无论是对DSP,FPGA,或其他可编程芯片开发都要“搭开发环境”:懒得写太多字,画个图来扯淡吧!看看实际怎么搞的:)这张照片仅仅是老哥自己的一个DSP开发实际连结的搞法儿啊,上面的图是一个通用说明。公牛对母牛或者母牛对公牛说IloveU,其实目的是搞出来一个“犊子”,为了这个目标,公母牛在被窝里读了很多育犊“经”,就是不真"干",那就是个"完犊子",净”扯犊子“了。真的“干”的那个档口,我“靠”这
- FPGA时钟资源与设计方法——时钟抖动(jitter)、时钟偏斜(skew)概念讲解
CWNULT
fpga开发
目录1时钟抖动(clockjitter)2时钟偏斜(clockskew)1时钟抖动(clockjitter)时钟抖动(Jitter):时钟抖动指的是时钟周期的不稳定性,即:时钟周期随着时间发生变化。时钟抖动是由于晶振本身稳定性导致的,跟晶振本身的工艺有关,所以在设计中无法避免它能带来的影响,通常只能在设计中留有一定的余量。2时钟偏斜(clockskew)时钟偏斜(skew):时钟偏斜指电路中源时钟
- VPX信号处理卡设计原理图:9-基于DSP TMS320C6678+FPGA XC7V690T的6U VPX信号处理卡 信号处理 无线电通信
hexiaoyan827
fpga开发VPX信号处理卡信号处理无线电通信领域固态硬盘存储
一、概述本板卡基于标准6UVPX架构,为通用高性能信号处理平台,系我公司自主研发。板卡采用一片TIDSPTMS320C6678和一片Xilinx公司Virtex7系列的FPGAXC7V690T-2FFG1761I作为主处理器,Xilinx的AritexXC7A200T作为辅助处理器。XC7A200T负责管理板卡的上电时序,时钟配置,系统及模块复位,程序重配等。为您提供了丰富的运算资源。如图1所示:
- CPU,GPU,ASIC和FPGA简介
audrey-luo
服务器
计算机处理器是任何计算系统中至关重要的组件。在这个数字时代,了解CPU、GPU、ASIC和FPGA之间的区别对于优化整体性能至关重要。飞速(FS)将深入探讨CPU、GPU、ASIC和FPGA之间的区别,以增强您的技术知识,并决定如何选择合适的处理器。什么是CPU,GPU,ASIC,和FPGACPU、GPU、ASIC和FPGA是四种计算机处理器类型,在任何计算系统中都起着至关重要的作用,并且对整体性
- DPU技术的进步:赋予未来创新力量
audrey-luo
人工智能网络服务器运维AIGC
随着云计算和虚拟化技术的发展,网卡在功能和硬件结构方面也经历了四个阶段,即网卡、智能网卡、基于FPGA的DPU和DPUSoC网卡。本文将重点介绍这些不同类型的网络适配器和处理器,在硬件、可编程能力、开发和应用方面的特点。网卡的演进和应用传统的基本网卡,也被称为NIC或网络适配器,在计算机网络中的作用至关重要。它的主要功能是将数据转换为网络设备之间高效传输所需的格式。随着时间的推移,网卡的功能不断扩
- AI芯片技术架构有哪些?FPGA芯片定义及结构分析
Hack电子
人工智能架构fpga开发
点击蓝字关注我们关注、星标公众号,精彩内容每日送达来源:网络素材ai芯片技术架构有哪些?AI芯片的技术架构可以根据其设计方式和特点进行分类。以下是几种常见的AI芯片技术架构:GPU(图形处理器)架构:GPU最初是用于图形渲染和游戏处理的,但由于其高度并行的特性,逐渐被应用于深度学习计算。GPU架构采用多个计算单元(CUDA核心)进行并行计算,能够高效地执行浮点运算和矩阵计算。NVIDIA的Tens
- 手把手教你实现pynq-z2条形码识别
雪天鱼
我是雪天鱼,一名FPGA爱好者,研究方向是FPGA架构探索和SOC设计。关注公众号【集成电路设计教程】,拉你进“IC设计交流群”。1.前言单单实现一个二维码识别就花了将近一个星期,这篇文章我就详细介绍这段时间走过的坑,代码附在文末,着急需要的小伙伴直接翻到最后即可2.linux配置要想实现本项目,首先解决以下三大要点,也着实浪费了很多时间2.1解决pynq联网pynq联网的教程网上可谓是不少,但是
- 【经验】STM32的一些细节
梓德原
fpga开发单片机stm32物联网嵌入式硬件
这两天碰到的奇葩问题是STM32定时器同步的问题。我的设计本意是:使用定时器T3以100us的周期来定时发送命令给FPGA。由于编码器出结果的最长时间为51us。因此,希望PWM中断要滞后于T3约60us。调试过程:分别在T3和PWM中断中置IO1,IO2.观察波形,发现IO1和IO2的周期都对,但相位差不固定,一直在变动。百思不得其解。。。后来,尝试用T2和T3来测试。发现相位是固定的,原来T2
- FPGA中一些基本概念原理的区分
长安er
fpga开发
一、wire型变量与reg变量在Verilog中,wire和reg是两种不同类型的变量,它们有着不同的特性和用途1.1wire变量wire变量用于连接模块中的输入、输出以及内部信号线。它主要用于表示连续赋值的逻辑连接,类似于硬件电路中的导线。wire变量不能在always块或initial块中赋值,它们只能通过连续赋值“assign”语句连接到其他信号,1.2reg变量它主要用于表示时序逻辑中的寄
- AMD FPGA设计优化宝典笔记(5)低频全局复位与高扇出
徐丹FPGA之路
FPGAfpga开发笔记
亚军老师的这本书《AMDFPGA设计优化宝典》,他主要讲了两个东西:第一个东西是代码的良好风格;第二个是设计收敛等的本质。这个书的结构是一个总论,加上另外的9个优化,包含的有:时钟网络、组合逻辑、触发器、移位寄存器、存储器、乘加运算单元、状态机、扇出、布线拥塞。大部头的书看起来比较痛苦,我简化的方式,选择触发器一章入手,这个平时有点了解,也觉得看完会用上的概率大一些。这章是书的第4章,全局复位方面
- 平时积累的FPGA知识点(11)
徐丹FPGA之路
FPGAfpga开发笔记
平时在FPGA群聊等积累的FPGA知识点,第11期:51可以把dcp文件封装到自己ip里吗?解释:不可以52fifo的异步复位要做异步复位同步释放吗?解释:要跟写时钟同步,所以需要在ip外部做一下同步释放53vivado报错Phase6.1HoldFixIterPhase6.1.1UpdateTimingAbnormalprogramtermination(EXCEPTION_INT_DIVIDE
- 平时积累的FPGA知识点(6)
徐丹FPGA之路
FPGAfpga开发笔记
平时在FPGA群聊等积累的FPGA知识点,第六期:1万兆网接口,发三十万包,会出现掉几包的情况,为什么?原因:没做时钟约束,万兆网接口的实现,本质上都是高速serdes,用IP的话,IP会自带约束。2GTip会输出一个rxclk和txclk,这俩都是恢复出来的主时钟,需要手动加create_clock吗?解释:如果是7系列FPGA就要约束,之后的就不用。3vivado闪退后就打不开工程了,如何处理
- 平时积累的FPGA知识点(8)
徐丹FPGA之路
FPGAfpga开发笔记
平时在FPGA群聊等积累的FPGA知识点,第八期:21FFTIP核有遇到过FFTIP核测量频率不准确的问题吗?大部分情况下都是准的,偶尔偏差比较大,IP核输入的数据用matlab计算出的频率是对的。解释:可能是采样点数不对,如果采样率是固定的,那只有点数会影响频率了。IP不会自动处理,要根据你给的tlast和ip设置的一不一致来看。变换长度参数设置的2048,如果输入的数据长度不够20480,应该
- Spring中@Value注解,需要注意的地方
无量
springbean@Valuexml
Spring 3以后,支持@Value注解的方式获取properties文件中的配置值,简化了读取配置文件的复杂操作
1、在applicationContext.xml文件(或引用文件中)中配置properties文件
<bean id="appProperty"
class="org.springframework.beans.fac
- mongoDB 分片
开窍的石头
mongodb
mongoDB的分片。要mongos查询数据时候 先查询configsvr看数据在那台shard上,configsvr上边放的是metar信息,指的是那条数据在那个片上。由此可以看出mongo在做分片的时候咱们至少要有一个configsvr,和两个以上的shard(片)信息。
第一步启动两台以上的mongo服务
&nb
- OVER(PARTITION BY)函数用法
0624chenhong
oracle
这篇写得很好,引自
http://www.cnblogs.com/lanzi/archive/2010/10/26/1861338.html
OVER(PARTITION BY)函数用法
2010年10月26日
OVER(PARTITION BY)函数介绍
开窗函数 &nb
- Android开发中,ADB server didn't ACK 解决方法
一炮送你回车库
Android开发
首先通知:凡是安装360、豌豆荚、腾讯管家的全部卸载,然后再尝试。
一直没搞明白这个问题咋出现的,但今天看到一个方法,搞定了!原来是豌豆荚占用了 5037 端口导致。
参见原文章:一个豌豆荚引发的血案——关于ADB server didn't ACK的问题
简单来讲,首先将Windows任务进程中的豌豆荚干掉,如果还是不行,再继续按下列步骤排查。
&nb
- canvas中的像素绘制问题
换个号韩国红果果
JavaScriptcanvas
pixl的绘制,1.如果绘制点正处于相邻像素交叉线,绘制x像素的线宽,则从交叉线分别向前向后绘制x/2个像素,如果x/2是整数,则刚好填满x个像素,如果是小数,则先把整数格填满,再去绘制剩下的小数部分,绘制时,是将小数部分的颜色用来除以一个像素的宽度,颜色会变淡。所以要用整数坐标来画的话(即绘制点正处于相邻像素交叉线时),线宽必须是2的整数倍。否则会出现不饱满的像素。
2.如果绘制点为一个像素的
- 编码乱码问题
灵静志远
javajvmjsp编码
1、JVM中单个字符占用的字节长度跟编码方式有关,而默认编码方式又跟平台是一一对应的或说平台决定了默认字符编码方式;2、对于单个字符:ISO-8859-1单字节编码,GBK双字节编码,UTF-8三字节编码;因此中文平台(中文平台默认字符集编码GBK)下一个中文字符占2个字节,而英文平台(英文平台默认字符集编码Cp1252(类似于ISO-8859-1))。
3、getBytes()、getByte
- java 求几个月后的日期
darkranger
calendargetinstance
Date plandate = planDate.toDate();
SimpleDateFormat df = new SimpleDateFormat("yyyy-MM-dd");
Calendar cal = Calendar.getInstance();
cal.setTime(plandate);
// 取得三个月后时间
cal.add(Calendar.M
- 数据库设计的三大范式(通俗易懂)
aijuans
数据库复习
关系数据库中的关系必须满足一定的要求。满足不同程度要求的为不同范式。数据库的设计范式是数据库设计所需要满足的规范。只有理解数据库的设计范式,才能设计出高效率、优雅的数据库,否则可能会设计出错误的数据库.
目前,主要有六种范式:第一范式、第二范式、第三范式、BC范式、第四范式和第五范式。满足最低要求的叫第一范式,简称1NF。在第一范式基础上进一步满足一些要求的为第二范式,简称2NF。其余依此类推。
- 想学工作流怎么入手
atongyeye
jbpm
工作流在工作中变得越来越重要,很多朋友想学工作流却不知如何入手。 很多朋友习惯性的这看一点,那了解一点,既不系统,也容易半途而废。好比学武功,最好的办法是有一本武功秘籍。研究明白,则犹如打通任督二脉。
系统学习工作流,很重要的一本书《JBPM工作流开发指南》。
本人苦苦学习两个月,基本上可以解决大部分流程问题。整理一下学习思路,有兴趣的朋友可以参考下。
1 首先要
- Context和SQLiteOpenHelper创建数据库
百合不是茶
androidContext创建数据库
一直以为安卓数据库的创建就是使用SQLiteOpenHelper创建,但是最近在android的一本书上看到了Context也可以创建数据库,下面我们一起分析这两种方式创建数据库的方式和区别,重点在SQLiteOpenHelper
一:SQLiteOpenHelper创建数据库:
1,SQLi
- 浅谈group by和distinct
bijian1013
oracle数据库group bydistinct
group by和distinct只了去重意义一样,但是group by应用范围更广泛些,如分组汇总或者从聚合函数里筛选数据等。
譬如:统计每id数并且只显示数大于3
select id ,count(id) from ta
- vi opertion
征客丶
macoprationvi
进入 command mode (命令行模式)
按 esc 键
再按 shift + 冒号
注:以下命令中 带 $ 【在命令行模式下进行】,不带 $ 【在非命令行模式下进行】
一、文件操作
1.1、强制退出不保存
$ q!
1.2、保存
$ w
1.3、保存并退出
$ wq
1.4、刷新或重新加载已打开的文件
$ e
二、光标移动
2.1、跳到指定行
数字
- 【Spark十四】深入Spark RDD第三部分RDD基本API
bit1129
spark
对于K/V类型的RDD,如下操作是什么含义?
val rdd = sc.parallelize(List(("A",3),("C",6),("A",1),("B",5))
rdd.reduceByKey(_+_).collect
reduceByKey在这里的操作,是把
- java类加载机制
BlueSkator
java虚拟机
java类加载机制
1.java类加载器的树状结构
引导类加载器
^
|
扩展类加载器
^
|
系统类加载器
java使用代理模式来完成类加载,java的类加载器也有类似于继承的关系,引导类是最顶层的加载器,它是所有类的根加载器,它负责加载java核心库。当一个类加载器接到装载类到虚拟机的请求时,通常会代理给父类加载器,若已经是根加载器了,就自己完成加载。
虚拟机区分一个Cla
- 动态添加文本框
BreakingBad
文本框
<script> var num=1; function AddInput() { var str=""; str+="<input 
- 读《研磨设计模式》-代码笔记-单例模式
bylijinnan
java设计模式
声明: 本文只为方便我个人查阅和理解,详细的分析以及源代码请移步 原作者的博客http://chjavach.iteye.com/
public class Singleton {
}
/*
* 懒汉模式。注意,getInstance如果在多线程环境中调用,需要加上synchronized,否则存在线程不安全问题
*/
class LazySingleton
- iOS应用打包发布常见问题
chenhbc
iosiOS发布iOS上传iOS打包
这个月公司安排我一个人做iOS客户端开发,由于急着用,我先发布一个版本,由于第一次发布iOS应用,期间出了不少问题,记录于此。
1、使用Application Loader 发布时报错:Communication error.please use diagnostic mode to check connectivity.you need to have outbound acc
- 工作流复杂拓扑结构处理新思路
comsci
设计模式工作算法企业应用OO
我们走的设计路线和国外的产品不太一样,不一样在哪里呢? 国外的流程的设计思路是通过事先定义一整套规则(类似XPDL)来约束和控制流程图的复杂度(我对国外的产品了解不够多,仅仅是在有限的了解程度上面提出这样的看法),从而避免在流程引擎中处理这些复杂的图的问题,而我们却没有通过事先定义这样的复杂的规则来约束和降低用户自定义流程图的灵活性,这样一来,在引擎和流程流转控制这一个层面就会遇到很
- oracle 11g新特性Flashback data archive
daizj
oracle
1. 什么是flashback data archive
Flashback data archive是oracle 11g中引入的一个新特性。Flashback archive是一个新的数据库对象,用于存储一个或多表的历史数据。Flashback archive是一个逻辑对象,概念上类似于表空间。实际上flashback archive可以看作是存储一个或多个表的所有事务变化的逻辑空间。
- 多叉树:2-3-4树
dieslrae
树
平衡树多叉树,每个节点最多有4个子节点和3个数据项,2,3,4的含义是指一个节点可能含有的子节点的个数,效率比红黑树稍差.一般不允许出现重复关键字值.2-3-4树有以下特征:
1、有一个数据项的节点总是有2个子节点(称为2-节点)
2、有两个数据项的节点总是有3个子节点(称为3-节
- C语言学习七动态分配 malloc的使用
dcj3sjt126com
clanguagemalloc
/*
2013年3月15日15:16:24
malloc 就memory(内存) allocate(分配)的缩写
本程序没有实际含义,只是理解使用
*/
# include <stdio.h>
# include <malloc.h>
int main(void)
{
int i = 5; //分配了4个字节 静态分配
int * p
- Objective-C编码规范[译]
dcj3sjt126com
代码规范
原文链接 : The official raywenderlich.com Objective-C style guide
原文作者 : raywenderlich.com Team
译文出自 : raywenderlich.com Objective-C编码规范
译者 : Sam Lau
- 0.性能优化-目录
frank1234
性能优化
从今天开始笔者陆续发表一些性能测试相关的文章,主要是对自己前段时间学习的总结,由于水平有限,性能测试领域很深,本人理解的也比较浅,欢迎各位大咖批评指正。
主要内容包括:
一、性能测试指标
吞吐量、TPS、响应时间、负载、可扩展性、PV、思考时间
http://frank1234.iteye.com/blog/2180305
二、性能测试策略
生产环境相同 基准测试 预热等
htt
- Java父类取得子类传递的泛型参数Class类型
happyqing
java泛型父类子类Class
import java.lang.reflect.ParameterizedType;
import java.lang.reflect.Type;
import org.junit.Test;
abstract class BaseDao<T> {
public void getType() {
//Class<E> clazz =
- 跟我学SpringMVC目录汇总贴、PDF下载、源码下载
jinnianshilongnian
springMVC
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网站核心商详页开发
掌握Java技术,掌握并发/异步工具使用,熟悉spring、ibatis框架;
掌握数据库技术,表设计和索引优化,分库分表/读写分离;
了解缓存技术,熟练使用如Redis/Memcached等主流技术;
了解Ngin
- the HTTP rewrite module requires the PCRE library
流浪鱼
rewrite
./configure: error: the HTTP rewrite module requires the PCRE library.
模块依赖性Nginx需要依赖下面3个包
1. gzip 模块需要 zlib 库 ( 下载: http://www.zlib.net/ )
2. rewrite 模块需要 pcre 库 ( 下载: http://www.pcre.org/ )
3. s
- 第12章 Ajax(中)
onestopweb
Ajax
index.html
<!DOCTYPE html PUBLIC "-//W3C//DTD XHTML 1.0 Transitional//EN" "http://www.w3.org/TR/xhtml1/DTD/xhtml1-transitional.dtd">
<html xmlns="http://www.w3.org/
- Optimize query with Query Stripping in Web Intelligence
blueoxygen
BO
http://wiki.sdn.sap.com/wiki/display/BOBJ/Optimize+query+with+Query+Stripping+in+Web+Intelligence
and a very straightfoward video
http://www.sdn.sap.com/irj/scn/events?rid=/library/uuid/40ec3a0c-936
- Java开发者写SQL时常犯的10个错误
tomcat_oracle
javasql
1、不用PreparedStatements 有意思的是,在JDBC出现了许多年后的今天,这个错误依然出现在博客、论坛和邮件列表中,即便要记住和理解它是一件很简单的事。开发者不使用PreparedStatements的原因可能有如下几个: 他们对PreparedStatements不了解 他们认为使用PreparedStatements太慢了 他们认为写Prepar
- 世纪互联与结盟有感
阿尔萨斯
10月10日,世纪互联与(Foxcon)签约成立合资公司,有感。
全球电子制造业巨头(全球500强企业)与世纪互联共同看好IDC、云计算等业务在中国的增长空间,双方迅速果断出手,在资本层面上达成合作,此举体现了全球电子制造业巨头对世纪互联IDC业务的欣赏与信任,另一方面反映出世纪互联目前良好的运营状况与广阔的发展前景。
众所周知,精于电子产品制造(世界第一),对于世纪互联而言,能够与结盟