FPGA编程语言

        FPGA在编程时需要使用verilog或VHDL语言,而一般不能使用C语言进行编程。但是,现在也有支持用C语言对FPGA进行编程的开发工具,在国内好像还没有用C语言对FPGA进行编程的技术,国外有些公司专注于开发解决编译器这方面问题,目的让其能够达到用C语言替代VHDL语言的目的。

        VHDL——(Very high speed intergated circuit- Hardware Description Language)最初诞生于由美国国防部所支持研究计划,目的为了把电子电路设计意义以文字或文件的方式保存下来。现已成为国际标准硬件描述语言。93年为IEEEll64标准,96年后改为IEEEl076.3标准,现为IEEE 1364-1995 标准。ABEL-HDL——美国DATA I/O公司开发的逻辑设计语言,能支持布尔代数、算法状态机(流程图结构)和真值表;Verilog-HDL——原是美国Gateway Design Automation公司于20世纪80年代开发的逻辑模拟器Verilog-XL所使用的硬件描述语言。 一般来说, ABEL-HDL适合于简单数字系统设计, Verilog-HDL比较适合于系统级(System)、算法级(Algorithem)、寄存器传输级(RTL)、门级(Date)和开关级(Switch)的设计。而对于特别复杂(几百万门级以上)的系统级设计,则采用VHDL更合适。

        与其他的硬件描述语言相比,VHDL具有更强的行为描述能力;VHDL丰富的仿真语句和库函数,使得在设计的早期就能查验设计系统的功能可行性,借助于相关仿真器随时
可对设计进行仿真模拟;对于用VHDL完成的一个确定的设计,一般都可进行逻辑综合和优化,并自动的把VHDL描述设计转变成门级网表;VHDL语言支持电路描述由高层向低层的综合变换,便于文档管理,且易于理解和设计的再利用;VHDL对设计的描述具有相对独立性,设计者可以不懂硬件的结构,来实现最终的目标器件设计。

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