verilog 数据流建模

建模方式

在这里插入图片描述

时延大，毛刺更容易别滤掉。

行为级建模

赋值语句和条件表达语句

initial（用在仿真与测试）初始化

在工程上风险比较大，常用复位的功能来做

always

@（posedge a）
@（a or b） 在信号之后任何一个改变都可以
@（a,b）

fork-join 主要用在测试与仿真

串行时相对延迟，并行是从零时刻开始的绝对延时。

阻塞与非阻塞 要放在begin end中，

与前面的语句并行做。

输出方程，输入方程，状态转移方程
数字电路都可以写成 ：
寄存器->组合电路->寄存器，决定电路快慢是组合电路的最大延迟决定的。提高电路的快慢，用流水线方式，把组合电路分成很多部分。

两个寄存器，分为两部分，更快。只有在行为语句，使用阻塞串行，才是真正的串行顺序。

让寄存器获得临时的优先级分配 force release更高优先级

在大型过程中，临时改变一个语句来测试。

只能赋值给reg型

iif 语句的嵌套

超过两三个的嵌套，不要再用if嵌套，用case

casez比较 0.1.x，对于z都认为是真
casex x，z都认为是真

如果没有default，没有值对应，信号就不变，在电路中是不允许的，所以必须要加default。

~翻转。

循环语句一般情况下不要用。

在硬件中，不需要有for定，使用计数器来定的。

如果只是表征的变量，而不是物理意义，是可以用的。