EDA技术与实验学习笔记

1.绪论

1. FPGA/CPLD开发套件
   阿尔特拉Altera：MAX+plus 、Quartus II
   赛灵思Xilinx ：Fundation、ISE、Vivado
2. CPLD(Complex Programmable Logic Device) 复杂可编程逻辑器件
   FPGA（Field Programmable Gate Array) 现场可编程逻辑门阵列
3. 在编程方式上，CPLD主要是基于E2PROM或FLASH存储器编程，编程次数可达1万次，优点是系统断电时编程信息也不丢失。CPLD又可分为在编 程器上编程和在系统编程两类。FPGA大部分是基于SRAM编程，编程信息在系统断电时丢失，每次上电时，需从器件外部将编程数据重新写入SRAM中。其 优点是可以编程任意次，可在工作中快速编程，从而实现板级和系统级的动态配置。
4. FPGA配置方式：1.FPGA主动串行配置方式（AS） 2.在线编程调试方式（JTAG配置） 3.FPGA被动串行配置方式（PS）

2.Verilog HDL 语言基础

1. wire型：wire [n-1:0] 数据名;
   wire表示信号，常用来表示assign关键字指定的组合逻辑信号。 wire型信号可以用作输入，输出。
2. reg型：reg [n-1:0] 数据名;对存储单元的抽象。常用来表示always模块内的指定信号，常代表触发器。always块内被赋值的每一个信号都必须定义为reg型。
3. 顺序快语句begin-end 通常用来将多条语句组合在一起。特点：1.块内的语句是按顺序执行的，只有上面一条语句执行完下面的才能执行。2. 直到最后一条语句执行完，程序才跳出语句块。
4. 赋值方式：
   连续赋值：assign语句赋值 “=”
   过程赋值：reg类型变量赋值 阻塞赋值“=”，非阻塞赋值“<=”
5. 状态机：在有限的状态内，在时钟的驱动下，通过给定初始状态，能够自动完成状态间的循环和相应状态输出的时序逻辑电路。
   Moore型：输出为当前状态的函数，与输入无关。
   Mealy型：输出为当前状态被输入的函数。
6. 其实使用状态机设计，无非就是使用状态循环功能，根据需要的流程环节进行CASE选择传递下去。
7. 奇数分频：采用两个模为N的计数器，翻转值要设为（N-1）/2，分别为上升沿和下降沿触发，最后将两个CLK想或。
8. CRC检验码：如果CRC码长共nbit，信息码长kbit,就称为（n,k）。
   

2.问题

1. 在顺序快里面，是否也要注意阻塞与非阻塞的区别？
2. 有关EOC信号，在AD采集中多次见到，具体什么情况？
3. FPGA有ROM吗？