Verilog与SystemVerilog学习记录（2）：always语句

在Verilog中，不管是设计组合逻辑还是时序逻辑，都会使用always块，

SystemVerilog细化了always块的使用，添加了always_comb,always_yy和always_latch语句

（1）always_comb

comb是combinational的缩写，always_comb表示设计者想要设计一个组合逻辑电路。

使用always_comb的时候，不需要使用敏感信号列表

always_comb //组合逻辑
  if(a > b)
    out = 1;
  else
    out = 0;

但是comb要求if或者case语句必须完整

（2）always_latch

在if或者case语句不完整的情况下，使用always_latch

always_latch //latch

    if (a > b)

        out = 1;

always_latch是电瓶敏感的，这里也不需要敏感列表，他会告诉综合工具这里需要一个latch。

always_comb和always_latch极大的降低了unintentional latch的出现。这是对电路设计的一大提升。

（3）always_yy

对于flip-flop触发器的设计，也有专门的关键字

always_ff @(posedge clk) //flip-flop触发器
  if(en)
    out <= in;

always_ff需要时间敏感列表，且是边缘触发，故此使用的时候必须携带posedge和negedge.