计算机组成原理 主存储器1

Contents

2.1主存储器--概述

1、主存的基本组成

2、主存和CPU的联系

3、主存中存储单元的地址分配

4、主存的技术指标

2.2半导体存储芯片简介

一、半导体存储芯片的基本结构

二、半导体存储芯片的译码驱动方式

1、线选法

2、重合法

2.3 随机存取存储器（RAM）

一、静态RAM（SRAM）

1、静态RAM基本电路

2、静态RAM芯片举例

二、动态RAM（DRAM）

1、动态RAM基本单元电路

2、动态RAM芯片举例

3、动态RAM刷新

三、动态RAM和静态RAM的比较

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2.1主存储器--概述

1、主存的基本组成

• MAR保存要访问的存储单元的地址，要通过译码器译码之后才能选定指定的存储单元
• MDR当中存储了要读入或者写入的数据，读入还是写入要通过读写电路和控制电路进行控制。
• 如果是写入就把MDR数据送到MAR指定的存储单元当中
• 如果是读出，那么指定的存储单元当中的内容将会被送到MDR当中

2、主存和CPU的联系

• 数据总线  信息传输双向 可读出可写入
• 地址总线  给出了要访问的内存单元的地址
• 控制总线  例如 读 写

3、主存中存储单元的地址分配

假设主存的结构存储字长是32位，这个存储器某一个单元进行读或者写，一次最多可以读出或写入32个0或1，主存的编址单位是字节，每一个字节都有一个地址，此时一个存储字是32位，一个字节是8位 都有地址。

12345678H这个16进制数，每一个16进制数用4位2进制表示，32位正好保存在一个存储单元当中，如何进行保存

设地址线24根 按字节寻址 24根就对每一个字节进行了编址，访问的范围=16MB

若字长为16位 机器字长也是16位 按字寻址 存储器容量：8MW（16位）（一个字两个字节，一共字节，有8M字）

若字长为16位  按字寻址 4MW

4、主存的技术指标

（1）存储容量

主存中存放二进制代码的总位数

（2）存储速度

• 存取时间  从存储器给出地址一直到给出稳定的数据输出或数据写入到给定的存储单元当中 分为读出时间和写入时间
• 存取周期 连续完成两次独立的存储器操作所需要的最小时间间隔
• 一般存取周期要比存取时间要长 周期中有线路复原时间

（3）存储器的带宽  每秒可以写入多少位数据  位/秒

2.2半导体存储芯片简介

一、半导体存储芯片的基本结构

• 除核心结构外还有与cpu和外部设备连接的接口

• cpu与外部设备通过地址线给出地址，表示要存或取数据在存储矩阵的哪个存储单元当中，经过译码驱动电路选择指定的存储单元完成读写操作
• 数据线是双向的
• 片选线是芯片选择信号，它指出了这次操作给出的地址是不是针对这个存储芯片的地址，被选择的存储单元或字节是不是在这个芯片当中
• 读写控制线 

芯片容量计算

地址线（单向）：10   数据线（双向）：4  芯片容量=

片选线有两种标示方式

• （CS是芯片选择的缩写）上边一横表示低电平有效，标示这个管脚如果是低电平，这次数据访问的地址就是在这个存储矩阵当中
• （CE是芯片使能的缩写）
• 不同类型芯片标识了两种表示法的一个

读写控制线标示这次对半导体的操作是读还是写 可以用一根线（标示低电平写，高电平读）或 两根线（读）（写）

存储芯片片选线的作用

• 用16K*1如何构成64*8的芯片
• 将8个芯片构成一组，布置4组
• 每一组是同时工作的，将他们的片选线连在一起，每一组都是16k*8位

当地址为65535时，最后一组对应的片选信号位低电平有效，八个芯片被同时进行访问在最后一个字节存储， 满足cpu对8位的要求

二、半导体存储芯片的译码驱动方式

给出地址后如何找到给定的存储单元

1、线选法

• 地址译码器 输入4根线 输出=16根线 给定一个输入，在输出端只有一根线有效，只有一根线上的信号会控制相应的存储单元中的所有的存储元件进行数据输入输出操作
• 读写控制电路：如果是读选通，由存储矩阵将数据进行对外输出；若是写选通，要进行写操作，从外向内进行操作
• 当存储芯片为1M*8位 则需要100万条线，大容量内存硬件空间肯定不足。

2、重合法

• Y0有效 MOS管才会打开，相当于开关的左右，可以认为短的一端输入了高电压，长的一端的两条线就连通，否则断开

2.3 随机存取存储器（RAM）

一、静态RAM（SRAM）

1、静态RAM基本电路

• 利用触发器 触发器由四个管子组成，T1-T4（解决了用什么样的电路存放0/1）构成一个触发器，双稳态触发器，在两端用来存储信息，一端是Q端另一端是非Q端，
• T5-T6是用于解决对存储元件进行读或者写
• T5-T6都是有行地址选择进行控制，一旦行地址有效，这一行上的T5、T6就会被导通
• T7、T8是列开关，列地址选择器有效的，那一列与行交叉点的存储单元才能进行读写操作
• A是触发器原端 A‘是非端
• 写入是把数据分成两个方向，一个方向在A 是直接要写入的数据 在A‘写入要写入数据的非，在写放大器处使用了三态门取反

（2）静态RAM基本电路的读操作

1. 给出行选信号，控制T5、T6打开，给出列选信号 打开T7、T8
2. 读有效，读选择导通，存放在A中的数据，通过T6送到V线上，T8导通，信号送到数据总线Dout

 

（2）静态RAM基本电路的写操作

1. 给出行选信号，控制T5、T6打开，给出列选信号 打开T7、T8
2. 写有效，写选择导通，数据通过Din这根线进行输入，沿着左右两根V线，进入A和A‘当中，左侧写放大器取反保证数据相反，完成写操作。

2、静态RAM芯片举例

（1）Intel 2114 外特性

• 是读写控制信号，低电平表示写 ，高电平表示读 对2214存储芯片的的某一个存储单元进行读或者是写要给出相应的WE信号是高电平还是低电平
• 是片选信号，只有CS是低电平时，2114芯片才会被选中
• 左侧A0-A9给出的是地址，可看出2114是1K个存储单元
• 右侧I/O1-I/O4是数据线，每个存储单元被选中，可以读出或写入4位信号，说明每个存储单元有4个基本电路
• 存储容量：1K*4位 布局成64*64的阵列
• 通过译码驱动方式来选定给定的存储单元和给定的基本电路

（2）Intel 2114 RAM 矩阵（64*64）读

• 把64列分成4组 行地址一共6位，译码之后 产生0-63 一共64个行选信号，其中一行就会被选中，列地址一共4位，给出一个列地址其中4列会被同时选中
• 2114 4K个基本电路被布局成64*64，若要每次读取或写入4位数据，每一个列选信号要控制4列，这4列同时输入或输出，所以分成4组，每组16列，4位列选信号，产生16位列选信号，每一个列选信号控制每一组之中的一列，在每一组当中都会产生一位0/1的输入或者输出，就可以完成4位的输入或者输出

二、动态RAM（DRAM）

1、动态RAM基本单元电路

（1）三管动态RAM

• 信息保存在电容Cg上 有电为1 无电为0
• T1-T3 是控制管，通过控制管进行读出和写入
• 读选择线有效，T2导通
• 写选择线有效，T3导通，通外部数据通过T3进行读或者写

1. 如果预充电信号有效，T4打开， 通过T4对读数据线进行充电，使读数据线变成高电平，如果进行读出，读选择信号线有效，T2导通，若Cg保存的信息是0，则T1的栅极是低电平，T1不会导通，读数据线就会保持高电平，也就是说如果是0，在读数据线上，读出的就是1，若保存的信号是1，则T1的栅极有电，T1导通，数据线读数据线会通过T2、T1放电变成低电平，读出的和原存的信息是相反的，如果想读到正确的信号，则在读数据线的输出端要加一个非门。
2. 如果进行写入，写选择线有效，T3导通，写数据线会通过T3向Cg充电或放电，若写入1，写数据线是高电平，会通过T3向Cg充电，使Cg保存1，如果写入低电平，Cg会通过T3放电，则Cg保存0，则写入的信号与保存的是完全相同

（2）单管动态RAM 原理与三管相同

• 字线是控制线，如果相应的行被选中 则T被打开 电容通过T1进行充放电
• 如果Cs保存的是0，数据线上就不会有电流
• 如果Cs保存的是1，数据上就会有电流，由此可以判断保存的是1还是0

2、动态RAM芯片举例

（1）三管动态RAM芯片（Intel 1103）读

• A0-A9 10位地址 存储容量1k 每次读入写入只有1位数据，容量是1k*1
• 行地址经过译码后，产生的信号每一行都对应了两个控制信号，读和写用不同的信号进行控制。
• 在行地址译码器中，参与译码的不只是地址，还有读写控制信号
• 三角形的刷新放大器使用原因：使用电容存储电荷的原理保存信息，电容会漏电，经过一段时间电容上的信号会消失，采用刷新放大器就是对电容当中保存的信息进行重现，每隔一段时间都要对给定的存储单元电路中的信息进行刷新

读操作

1. 第0行读选择线有效，第0行所有单元被选中，要进行读操作
2. 第0列被选中，0行0列交叉点上的单元被选中，通过读数据线，把数据送到读写控制电路，进行输出

（2）三管动态RAM芯片（Intel 1103）写

写操作

1. 给出行地址信号，行中所有单元准备好进行写操作
2. 列地址给出，交叉点单元被选中，数据通过D端进行输入，通过读写控制电路被写入到交叉点存储原件，通过写数据信号进行写入

（3）单管动态 RAM 4116（16K*1位）外特性

• 从芯片性能指标上 16K需要14根地址线，但4116只有7根地址线，实际上他需要14位地址
• 14位分两次进行传送，第一次7根地址线接收7位行地址，行地址被放在行地址缓存器当中
• 接收7位列地址，存入列地址缓存器
• 行地址和列地址分别经过行和列译码之后，选中给定的存储单元在读写控制信号的控制之下完成对存储单元的读写操作
• I/O缓存器完成输入输出缓冲，两端连接了数据输入寄存器和数据输出驱动
• 芯片有自己的控制器有行选通信号，列选通信号，读写控制信号作为输入，产生行时钟，列时钟和写时钟，完成了芯片内部的读和写操作

（4）4116（16K*1位）芯片 读 原理

• 128*128组成16K
• 竖的是行 横的是列
• 在63-64之间 每一列都有一个读放大器
• 读放大器是跷跷板电路，如果一端强制为1 则另一端为0

1. 若63行行选线有效，电容上有电则保存的信息被导出读放大器左1右0，若电容没有电则左0右1
2. 若0列列选线有效，相对应晶体管打开，数据从读放大器右侧经过晶体管送到读写线上送到I/O缓冲到输出驱动输出
3. 在读放大器左侧（经过放大器后反转）有电输出为0 没电输出为1 读放大器右侧正好相反有电为1 无电为0

（5）4116（16K*1位）芯片 写 原理

1. 行地址是0111111则63行所有控制管打开，通过Din进行输入，数据被送到读写线上。
2. 列地址0000000 第0列有效 第0列被打开，数据通过0，送到放大器右端，通过放大器左端，写入到指定单元当中
3. 若写入的是1，在读放弃右端为1，在左端为0，存储单元存储0，电容没有电，与读出对照可知读出写入一致

3、动态RAM刷新

刷新与行地址有关，与列地址无关

（1）集中刷新

• 集中刷新（存取周期为0.5μs）以128*128矩阵为例
• 集中式刷新就是把刷新时间集中在一起，2ms之内，要求对动态RAM内所有行进行刷新
• 2ms一共4000个存取周期，前3872周期可以供CPU、I/O设备对动态RAM进行写入操作
• 最后128周期专用于芯片的刷新操作，在这128周期当中任何设备无法和动态RAM芯片进行信息交换
• 刷新周期称为死区 0.5*128 = 64μs
• 死时间率为 128/4000*100% = 3.2% 在这段时间若其他设备想读写RAM设备，只能进行等待

（2）分散刷新

• 分散刷新（存取周期为1μs）以128*128矩阵为例
• 为读写及维持操作
• 为某一行的刷新操作
• 
• 仅需要128μs就将全部行刷新完
• 2ms每一行被刷新了15.6次 但不需要如此频繁的刷新

（3）异步刷新（分散刷新与集中刷新相结合）

• 对于128*128的存储芯片（存取周期为0.5μs）
• 每行每隔2ms刷新一次
• “死区”为0.5μs
• 若将刷新安排在指令译码阶段，不会出现“死区”

三、动态RAM和静态RAM的比较

	DRAM（用于主存）	SRAM（用于缓存）
存储原理	电容	触发器
集成度	高	低
芯片引脚	少	多
功耗	小	大
价格	低	高
速度	慢	快
刷新	有	无