IC后端的基本概念（整理自网络）

IC后端的基本概念（整理自网络）
1、竞争(Race)：一个门的输入有两个及以上的变量发生变化时，由于各个输入的组合路径的延时不同，使得在门级输入的状态改变非同时。

冒险或险象(Hazard)：竞争的结果，如毛刺Glitch。

相邻信号间的串扰也可能产生毛刺Glitch。

组合逻辑的冒险是过渡性的，它不会使得稳态值偏离正常值。根据严格的metal delay和gate delay可以计算出Glitch的出现时间和宽度。

组合逻辑很容易带来毛刺，当信号作用在FF的reset，clear，clock，gate端时，会造成严重的后果。

措施：使用Gray编码，保证一个时刻只有一个bit发生变化；

     采用寄存器采样；(将异步电路转换为同步电路)；

     改变电路结构，加入冗余的电路来消除险象；如(加入delay cell进行滤波，再相与输出)

     后端加入滤波电容；

寄存器的输入端对毛刺并不敏感，只有当毛刺出现在时钟沿并且影响到数据的建立时间和保持时间，才会导致寄存器输出出错。

glitch的危害，在组合逻辑中大面积传播。

(由于毛刺一般时间很短，多为皮秒级，发生错误的机会不大)
2、DRC（design rule check ）物理规则检查
3、LVS(Layout vs Schematic) 版图与原理图比较
4、solvnet Synopsys公司的案例库、论坛
5、GDS（Gemetry Data Standard） EDA软件输出的可以用于生产的图形数据描述语言文件格式
6、PVT (process, voltage, temperature)设计除了要满足上述5个corner外，还需要满足电压与温度等条件, 形成的组合称为PVT (process, voltage, temperature) 条件。
7、FLATTENING 扁平化
8、default 缺省
9、DFT desgin for test 设计过程中考虑生产后的测试
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11、latch（锁存器）与 DFF（D触发器）的区别

（1）latch由电平触发，非同步控制。在使能信号有效时latch相当于通路，在使能信号无效时latch保持输出状态。DFF由时钟沿触发，同步控制。

（2）latch容易产生毛刺（glitch），DFF则不易产生毛刺。
（3）如果使用门电路来搭建latch和DFF，则latch消耗的门资源比DFF要少，这是latch比DFF优越的地方。所以，在ASIC中使用latch的集成度比DFF高，但在FPGA中正好相反，因为FPGA中没有标准的latch单元，但有DFF单元，一个LATCH需要多个LE才能实现。
（4）latch将静态时序分析变得极为复杂。

一般的设计规则是：在绝大多数设计中避免产生latch。它会让您设计的时序完蛋，并且它的隐蔽性很强，非老手不能查出。latch最大的危害在于不能过滤毛刺。这对于下一级电路是极其危险的。所以，只要能用D触发器的地方，就不用latch。
有些地方没有时钟，也只能用latch了。比如现在用一个clk接到latch的使能端(假设是高电平使能),这样需要的setup时间，就是数据在时钟的下降沿之前需要的时间，但是如果是一个DFF，那么setup时间就是在时钟的上升沿需要的时间。这就说明如果数据晚于控制信号的情况下，只能用latch,这种情况就是，前面所提到的latch timing borrow。基本上相当于借了一个高电平时间。也就是说，latch借的时间也是有限的。
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14、1F（法拉）=1000 mF（毫法）=10^6 μF（微法）=10^{9nF（纳法）=10}12pF（皮法）
15、APR自动布局布线
SI—Signal Integrity 信号完整性
PI—Power Integrity 电源完整性
emc—electromagnetic compatibility 电磁兼容
rf --radio frequency 射频
16、Macro从本质上讲就是一个巨型的标准单元
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19、track: 绕线轨道。最终绕线是走在track上的，两个相邻track的space为一个pitch。
row： 顾名思义横排。就是std cell 放置 的排。stdcell放置在row里面。
site： 类似于一种cell的分类。以stdcell为例，site一般情况是最小cell的大小。类似cell的最小size。
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