FPGA面试专题——系统最高速度计算（最快时钟频率）和流水线设计思想：

目录

一、STA分析基础

二、系统时钟速度提升策略——流水设计

三、补充——STA保持时间分析

四、参考

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一、STA分析基础

数据传输延时 <= 时间传输延时 + 时钟周期 - 建立时间

Tclk1 + Tco + Tcomb_logic + Tnet <= Tclk2 + Tperiod - Tsu

即：

Tskew+ Tperiod - Tsu - Tco - Tcomb_logic - Tnet >= 0

进一步得到时钟周期要求：

Tperiod >= Tsu + Tco + Tcomb_logic + Tnet - Tskew

Tsu 、 Tco主要由具体器件工艺决定，而Tnet 、Tskew影响较小。因此影响时钟速度的主要因素为组合逻辑延迟Tcomb_logic

 

二、系统时钟速度提升策略——流水设计

  同步电路的速度是指同步系统时钟的速度，同步时钟愈快，电路处理数据的时间间隔越短，电路在单位时间内处理的数据量就愈大。

由上：        Tperiod >= Tsu + Tco + Tcomb_logic + Tnet - Tskew

提升同步电路速度的关键在于缩短组合逻辑延迟。由于一般同步电路要使电路稳定工作，时钟周期必须满足最大延时要求。故只有缩短最长延时路径，才能提高电路的工作频率。可以将较大的组合逻辑分解为较小的N块，通过适当的方法平均分配组合逻辑，然后在中间插入触发器，并和原触发器使用相同的时钟，就可以避免在两个触发器之间出现过大的延时，消除速度瓶颈，这样可以提高电路的工作频率。这就是所谓"流水线"技术的基本设计思想，即原设计速度受限部分用一个时钟周期实现，采用流水线技术插入触发器后，可用N个时钟周期实现，因此系统的工作速度可以加快，吞吐量加大。注意，流水线设计会在原数据通路上加入延时，另外硬件面积也会稍有增加。

 

流水线思想：

    将组合逻辑系统地分割，并在各个部分之间插入寄存器，并暂存中间数据的方法，目的是将一个大操作分解成若干个小的操作，每一步小操作的时间较小，所以能提高频率，各小操作能并行执行，所以能提高数据吞吐率，提高处理速度。

 

三、补充——STA保持时间分析

数据传输延时 >= 时间传输延时 + 保持时间

Tclk1 + Tco + Tcomb_logic + Tnet >= Tclk2 + Th

即：

Tclk1 - Tclk2 + Tco + Tcomb_logic + Tnet - Th >= 0

-Tskew + Tco + Tcomb_logic + Tnet - Th>= 0

四、参考

https://blog.csdn.net/CLL_caicai/article/details/104573776