好像不对劲
好像不对劲

FPGA 作业一

高速EDA设计 作业一

一 实验前注意事项

1 实验流程

  1. 新建bdf文件画出电路图
  2. 编译，编译后才能在node finder中找到相应管脚
  3. 新建vwf文件，先用node finder添加需要观察的信号，然后设置激励
  4. 观察波形

2 node finder使用

  • 打开vwf文件后，在信号导航栏右击鼠标，选择insert->insert node or bus
  • 确认原理图编译完成后，点击node finder中的list可列出输入输出信号

3 vwf波形激励

  • 在某信号的行，按下鼠标并拖动，选取激励区间
  • 信号导航栏左侧可用于设置各种激励类型
  • 设置波形结束时间end time，在edit->End Time中设置
  • 给输入设置周期信号，使用导航栏左侧闹钟样式激励

实验1：拼接4-16译码器

1 电路图bdf文件

FPGA 作业一_第1张图片

2 vwf激励结果

FPGA 作业一_第2张图片

  • 组合逻辑电路出现竞争-冒险现象

实验2A:使用161完成计数M=12的计数器

1 电路图bdf文件

FPGA 作业一_第3张图片

2 vwf激励结果

FPGA 作业一_第4张图片

实验2B:使用161完成计数M=20的计数器

1 电路图bdf文件

FPGA 作业一_第5张图片

2 vwf激励结果

FPGA 作业一_第6张图片

  • 图中可以看到，组合逻辑rcol出现竞争冒险现象

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