一周掌握 FPGA VHDL Day 7 暨汇总篇

今天给大侠带来的是一周掌握 FPGA VHDL Day 7，今天开启第七天，带来VHDL综合。由于综合内容篇幅较短，本篇也带来一周的汇总篇，话不多说，上货。

 

 

 

 

 

VHDL语言

 

 

 

 

七、VHDL综合

把VHDL描述转化为门级电路描述，设计过程中的每一步都可称为一个综合环节。 

(1) 从自然语言转换到VHDL语言算法表示，即自然语言综合；

(2) 从算法表示转换到寄存器传输级(Register Transport Level， RTL)，即从行为域到结构域的综合，即行为综合； 

(3) RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合；

(4) 从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置 网表文件，可称为版图综合或结构综合。有了版图信息就可以把芯片生产出来了。有了对应的配置文件，就可以使对应的FPGA变成具有专 门功能的电路器件。

 

 

 

 

 

汇总篇

 

 

 

 

一周掌握 FPGA VHDL Day 1

 

一周掌握 FPGA VHDL Day 2

 

一周掌握 FPGA VHDL Day 3

 

一周掌握 FPGA VHDL Day 4

 

一周掌握 FPGA VHDL Day 5

 

一周掌握 FPGA VHDL Day 6

 

 

 

 

 

一周简单的介绍VHDL就到这里，电子版也在下一篇给各位大侠奉上，学无止境，关于VHDL的资料很多，各位大侠可以自行学习。

 

 

END

 

 

后续会持续更新，带来Vivado、 ISE、Quartus II 、candence等安装相关设计教程，学习资源、项目资源、好文推荐等，希望大侠持续关注。

大侠们，江湖偌大，继续闯荡，愿一切安好，有缘再见！

 

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