FPGA开发之IP核

        从IP 核的提供方式上，通常将其分为软核、硬核和固核这3 类。从完成IP 核所花费的成本来讲，硬核代价最大；从使用灵活性来讲，软核的可复用使用性最高。

       软核 (Soft IP Core)
       软核在 EDA 设计领域指的是综合之前的寄存器传输级 (RTL) 模型 ；具体在 FPGA 设计中指的是对电路的硬件语言描述，包括逻辑描述、网表和帮助文档等。软核只经过功能仿真，需要经过综合以及布局布线才能使用。其优点是灵活性高、可移植性强，允许用户自配置 ；缺点是对模块的预测性较低，在后续设计中存在发生错误

的可能性，有一定的设计风险。软核是 IP 核应用最广泛的形式。

       固核 (Firm IP Core)
       固核在 EDA 设计领域指的是带有平面规划信息的网表；具体在 FPGA 设计中可以看做带有布局规划的软核，通常以 RTL 代码和对应具体工艺网表的混合形式提供。将 RTL 描述结合具体标准单元库进行综合优化设计，形成门级网表，再通过布局布线工具即可使用。和软核相比，固核的设计灵活性稍差，但在可靠性上有较大提高。

目前，固核也是 IP 核的主流形式之一。

       硬核 (Hard IP Core)
       硬核在 EDA 设计领域指经过验证的设计版图 ；具体在 FPGA 设计中指布局和工艺固定、经过前端和后端验证的设计，设计人员不能对其修改。不能修改的原因有两个 ：首先是系统设计对各个模块的时序要求很严格，不允许打乱已有的物理版图 ；其次是保护知识产权的要求，不允许设计人员对其有任何改动。IP 硬核的不许修改特点使其复用有一定的困难，因此只能用于某些特定应用，使用范围较窄。