Verilog实现按键抖动消除电路

用Verilog实现按键抖动消除电路，抖动小于15ms，输入时钟 12MHz

添加计数器，计数时间为15ms。若这段时间key_in保持不变，则key_in连接输出。若计数到中间，输入有变化，则重新计时。
（若未给出抖动时间，按经验，抖动时间一般会少于20ms. 也就是说，如果数据稳定20ms，认为可以采集该数据。）

参考原文链接：https://blog.csdn.net/Reborn_Lee/article/details/89927569
按键按下后计数多少后，采样按键值，这个需要简单的运算：输入时钟为12MHz，也就是大约80ns的周期，那么去除15ms的抖动，需要计数多少次呢？
经过计算，大约180000次，换成16进制为：2BF20，如此以来，计数器20位足够保险了。

verilog如下

//按键去抖动 
module rebounce(
	input clk,
	input rst_n,
	input key_in,
	output reg key_out);
	
reg key_in0;
reg [19:0] cnt;

wire change;
parameter jitter=20'h2BF20;


// key_in0;
always@(posedge clk)
	if(!rst_n)
		key_in0<=0;
	else 
		key_in0<=key_in;
		
assign change=(key_in & !key_in0)|(!key_in & key_in0);

// cnt
always@(posedge clk)
	if(!rst_n)
		cnt<=0;
	else if(change) cnt<=0;
	else cnt<=cnt+1;

// key_out
always@(posedge clk)
	if(!rst_n)
		key_out<=1;  //按键 不按下为1，按下为0；
	else if(cnt==jitter-1)
	key_out<=key_in;
	
endmodule

tb(sv)

module tb();
logic clk, rst_n, key_in, key_out;
rebounce rebounce(clk, rst_n, key_in, key_out);
initial begin clk=0; forever #5 clk=~clk; end
initial begin rst_n=0; #30 rst_n=1; end
initial begin
key_in=1;
#30 key_in=0;
#10 key_in=~key_in;
#10 key_in=~key_in;
#10 key_in=~key_in;
#10 key_in=~key_in;
#10 key_in=0;
#2000_0000
key_in=1;
#10 key_in=~key_in;
#10 key_in=~key_in;
#10 key_in=~key_in;
#10 key_in=~key_in;
key_in=1;
end
endmodule