FPGA作业3.2:通过例化设计3-8译码器

1.点击file-new project wizard新建工程,工程名字为“lab22”,然后next-next,选择cyclone旗下的EP3C16F484芯片,点击next,,再点击finish完成工程的创建。
2.点击file-new新建verilog HDL file,输入程序代码,以“lab22.v”的名字保存,如图所示:
FPGA作业3.2:通过例化设计3-8译码器_第1张图片
然后右键“lab22.v”,选择“create symbol files for current file”为工程创建符号。
3.点击file-new新建bdf文件,选择器件连接,并以“lab22_1.bdf”的名字保存,如图:
FPGA作业3.2:通过例化设计3-8译码器_第2张图片
4.将已准备好的文本文档(pin引脚文件)通过assignments-import assignments导入到工程中,并点击assignments-pins查看引脚分布,如图所示:
FPGA作业3.2:通过例化设计3-8译码器_第3张图片
5.然后点击project-set as top.level entity将其设置为顶层文件,再点击processing-start进行编译,编译结果如图示:
FPGA作业3.2:通过例化设计3-8译码器_第4张图片
6.将DE0开发板与电脑相连接,将生成的sof文件下载到开发板上,点击start下载,如图所示:
FPGA作业3.2:通过例化设计3-8译码器_第5张图片
下载后的实物图如下:
FPGA作业3.2:通过例化设计3-8译码器_第6张图片

你可能感兴趣的:(FPGA)